EA 032171B1 20190430 Номер и дата охранного документа [PDF] EAPO2019\PDF/032171 Полный текст описания [**] EA201691315 20140124 Регистрационный номер и дата заявки CN201310750809.1 20131231 Регистрационные номера и даты приоритетных заявок CN2014/071390 Номер международной заявки (PCT) WO2015/100828 20150709 Номер публикации международной заявки (PCT) EAB1 Код вида документа [PDF] eab21904 Номер бюллетеня [GIF] EAB1\00000032\171BS000#(1814:1448) Основной чертеж [**] СХЕМА ДРАЙВЕРА ЗАТВОРА И СПОСОБ УПРАВЛЕНИЯ Название документа [8] G09G 3/36 Индексы МПК [CN] Сюй Сянян Сведения об авторах [CN] ШЭНЬЧЖЭНЬ ЧАЙНА СТАР ОПТОЭЛЕКТРОНИКС ТЕКНОЛОДЖИ КО., ЛТД. Сведения о патентообладателях [CN] ШЭНЬЧЖЭНЬ ЧАЙНА СТАР ОПТОЭЛЕКТРОНИКС ТЕКНОЛОДЖИ КО., ЛТД. Сведения о заявителях
 

Патентная документация ЕАПВ

 
Запрос:  ea000032171b*\id

больше ...

Термины запроса в документе

Реферат

[RU]

1. Схема драйвера затвора, применяемая в жидкокристаллическом дисплее, содержащая многокаскадные схемы драйвера затвора на матрице, схема драйвера затвора на матрице N-го каскада которых содержит блок накопления энергии; блок зарядки, электрически подсоединенный между (N-1)-й затворной шиной и блоком накопления энергии и использующийся для предварительной зарядки блока накопления энергии в соответствии с сигналом (N-1)-й затворной шины для получения напряжения; управляющий блок, электрически соединенный с шиной тактового выходного сигнала и N-й затворной шиной и использующийся для повышения сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; первый блок сброса, электрически подсоединенный между блоком накопления энергии и первым напряжением сброса или третьим напряжением сброса и использующийся для сброса сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса, причем когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является отрицательной, первый блок сброса сбрасывает сигнал N-й затворной шины до первого напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса, при этом существует отрицательная разность напряжений между первым напряжением сброса и вторым напряжением сброса, когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является положительной, первый блок сброса сбрасывает сигнал N-й затворной шины до третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и третьим напряжением сброса, при этом существует положительная разность напряжений между третьим напряжением сброса и вторым напряжением сброса; второй блок сброса, электрически подсоединенный между N-й затворной шиной и вторым напряжением сброса и использующийся для сброса сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса.

2. Схема драйвера затвора по п.1, отличающаяся тем, что второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.

3. Схема драйвера затвора по п.1, отличающаяся тем, что второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.

4. Схема драйвера затвора по п.1, отличающаяся тем, что второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.

5. Схема драйвера затвора по п.2, отличающаяся тем, что первый блок сброса содержит первый транзистор и второй транзистор, каждый из которых оснащен затвором, первым истоком/стоком и вторым истоком/стоком, при этом затворы первого транзистора и второго транзистора электрически соединены друг с другом и соединены с (N+1)-й затворной шиной, первый исток/сток первого транзистора электрически соединен с первым выводом блока накопления энергии и первый исток/сток второго транзистора электрически соединен со вторым выводом блока накопления энергии; вторые истоки/стоки первого транзистора и второго транзистора электрически соединены друг с другом и электрически соединены с первым напряжением сброса или третьим напряжением сброса.

6. Схема драйвера затвора по п.5, отличающаяся тем, что блок зарядки является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор и первый исток/сток блока зарядки электрически соединены с (N-1)-й затворной шиной и его второй исток/сток электрически соединен с первым выводом блока накопления энергии.

7. Схема драйвера затвора по п.6, отличающаяся тем, что управляющий блок является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом первый исток/сток управляющего блока электрически соединен с шиной тактового выходного сигнала, его затвор электрически соединен с первым выводом блока накопления энергии и его второй исток/сток электрически соединен с N-й затворной шиной и вторым выводом блока накопления энергии.

8. Способ управления схемой драйвера затвора, применяемой в жидкокристаллическом дисплее, при этом схема драйвера затвора содержит многокаскадные схемы драйвера затвора на матрице, схема драйвера затвора на матрице N-го каскада которых содержит блок накопления энергии; блок зарядки, электрически подсоединенный между (N-1)-й затворной шиной и блоком накопления энергии и использующийся для предварительной зарядки блока накопления энергии в соответствии с сигналом (N-1)-й затворной шины для получения напряжения; управляющий блок, электрически соединенный с шиной тактового выходного сигнала и N-й затворной шиной и использующийся для повышения сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; первый блок сброса, электрически подсоединенный между блоком накопления энергии и первым напряжением сброса или третьим напряжением сброса и использующийся для сброса сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса; второй блок сброса, электрически подсоединенный между N-й затворной шиной и вторым напряжением сброса и использующийся для сброса сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса, при этом способ включает прием сигнала (N-1)-й затворной шины через блок зарядки и предварительную зарядку блока накопления энергии для получения напряжения; прием тактового импульсного сигнала через управляющий блок и повышение сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; прием сигнала затворной шины (N+1) и первого напряжения сброса или третьего напряжения сброса через первый блок сброса и сброс сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса, причем когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является отрицательной, первый блок сброса принимает первое напряжение сброса и сбрасывает сигнал N-й затворной шины до первого напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса, при этом существует отрицательная разность напряжений между первым напряжением сброса и вторым напряжением сброса, когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является положительной, первый блок сброса принимает третье напряжение сброса и сбрасывает сигнал N-й затворной шины до третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и третьим напряжением сброса, при этом существует положительная разность напряжений между третьим напряжением сброса и вторым напряжением сброса; прием сигнала затворной шины (N+3) и второго напряжения сброса через второй блок сброса и сброс сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса.


Полный текст патента

(57) Реферат / Формула:

1. Схема драйвера затвора, применяемая в жидкокристаллическом дисплее, содержащая многокаскадные схемы драйвера затвора на матрице, схема драйвера затвора на матрице N-го каскада которых содержит блок накопления энергии; блок зарядки, электрически подсоединенный между (N-1)-й затворной шиной и блоком накопления энергии и использующийся для предварительной зарядки блока накопления энергии в соответствии с сигналом (N-1)-й затворной шины для получения напряжения; управляющий блок, электрически соединенный с шиной тактового выходного сигнала и N-й затворной шиной и использующийся для повышения сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; первый блок сброса, электрически подсоединенный между блоком накопления энергии и первым напряжением сброса или третьим напряжением сброса и использующийся для сброса сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса, причем когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является отрицательной, первый блок сброса сбрасывает сигнал N-й затворной шины до первого напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса, при этом существует отрицательная разность напряжений между первым напряжением сброса и вторым напряжением сброса, когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является положительной, первый блок сброса сбрасывает сигнал N-й затворной шины до третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и третьим напряжением сброса, при этом существует положительная разность напряжений между третьим напряжением сброса и вторым напряжением сброса; второй блок сброса, электрически подсоединенный между N-й затворной шиной и вторым напряжением сброса и использующийся для сброса сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса.

2. Схема драйвера затвора по п.1, отличающаяся тем, что второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.

3. Схема драйвера затвора по п.1, отличающаяся тем, что второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.

4. Схема драйвера затвора по п.1, отличающаяся тем, что второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.

5. Схема драйвера затвора по п.2, отличающаяся тем, что первый блок сброса содержит первый транзистор и второй транзистор, каждый из которых оснащен затвором, первым истоком/стоком и вторым истоком/стоком, при этом затворы первого транзистора и второго транзистора электрически соединены друг с другом и соединены с (N+1)-й затворной шиной, первый исток/сток первого транзистора электрически соединен с первым выводом блока накопления энергии и первый исток/сток второго транзистора электрически соединен со вторым выводом блока накопления энергии; вторые истоки/стоки первого транзистора и второго транзистора электрически соединены друг с другом и электрически соединены с первым напряжением сброса или третьим напряжением сброса.

6. Схема драйвера затвора по п.5, отличающаяся тем, что блок зарядки является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор и первый исток/сток блока зарядки электрически соединены с (N-1)-й затворной шиной и его второй исток/сток электрически соединен с первым выводом блока накопления энергии.

7. Схема драйвера затвора по п.6, отличающаяся тем, что управляющий блок является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом первый исток/сток управляющего блока электрически соединен с шиной тактового выходного сигнала, его затвор электрически соединен с первым выводом блока накопления энергии и его второй исток/сток электрически соединен с N-й затворной шиной и вторым выводом блока накопления энергии.

8. Способ управления схемой драйвера затвора, применяемой в жидкокристаллическом дисплее, при этом схема драйвера затвора содержит многокаскадные схемы драйвера затвора на матрице, схема драйвера затвора на матрице N-го каскада которых содержит блок накопления энергии; блок зарядки, электрически подсоединенный между (N-1)-й затворной шиной и блоком накопления энергии и использующийся для предварительной зарядки блока накопления энергии в соответствии с сигналом (N-1)-й затворной шины для получения напряжения; управляющий блок, электрически соединенный с шиной тактового выходного сигнала и N-й затворной шиной и использующийся для повышения сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; первый блок сброса, электрически подсоединенный между блоком накопления энергии и первым напряжением сброса или третьим напряжением сброса и использующийся для сброса сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса; второй блок сброса, электрически подсоединенный между N-й затворной шиной и вторым напряжением сброса и использующийся для сброса сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса, при этом способ включает прием сигнала (N-1)-й затворной шины через блок зарядки и предварительную зарядку блока накопления энергии для получения напряжения; прием тактового импульсного сигнала через управляющий блок и повышение сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; прием сигнала затворной шины (N+1) и первого напряжения сброса или третьего напряжения сброса через первый блок сброса и сброс сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса, причем когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является отрицательной, первый блок сброса принимает первое напряжение сброса и сбрасывает сигнал N-й затворной шины до первого напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса, при этом существует отрицательная разность напряжений между первым напряжением сброса и вторым напряжением сброса, когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является положительной, первый блок сброса принимает третье напряжение сброса и сбрасывает сигнал N-й затворной шины до третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и третьим напряжением сброса, при этом существует положительная разность напряжений между третьим напряжением сброса и вторым напряжением сброса; прием сигнала затворной шины (N+3) и второго напряжения сброса через второй блок сброса и сброс сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса.


Евразийское ои 032171 (13) В1
патентное
ведомство
(12) ОПИСАНИЕ ИЗОБРЕТЕНИЯ К ЕВРАЗИЙСКОМУ ПАТЕНТУ
(45) Дата публикации и выдачи патента (51) Int. Cl. G09G 3/36 (2006.01)
2019.04.30
(21) Номер заявки 201691315
(22) Дата подачи заявки
2014.01.24
(54) СХЕМА ДРАЙВЕРА ЗАТВОРА И СПОСОБ УПРАВЛЕНИЯ
(31) 201310750809.1
(32) 2013.12.31
(33) CN
(43) 2017.01.30
(86) PCT/CN2014/071390
(87) WO 2015/100828 2015.07.09
(71) (73) Заявитель и патентовладелец:
ШЭНЬЧЖЭНЬ ЧАЙНА СТАР ОПТОЭЛЕКТРОНИКС ТЕКНОЛОДЖИ КО., ЛТД. (CN)
(72) Изобретатель:
Сюй Сянян (CN)
(74) Представитель:
Носырева Е.Л. (RU)
(56) CN-A-102855938 CN-A-101242178 US-B2-8059780
(57) Настоящее изобретение предоставляет схему драйвера затвора и способ управления. Схема содержит многокаскадные схемы GOA, схема GOA N-го каскада которых содержит блок зарядки, электрически подсоединенный между (№1)-й затворной шиной и блоком накопления энергии и использующийся для предварительной зарядки блока накопления энергии в соответствии с сигналом (№1)-й затворной шины для получения напряжения; управляющий блок для повышения сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; первый блок сброса, использующийся для сброса сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса; второй блок сброса, использующийся для сброса сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса. В схеме настоящего изобретения два блока сброса используются для достижения управления четвертого порядка для блоков пикселей, таким образом, эффективно решая проблему влияния проходного напряжения на электрод пикселя и улучшая эффект качества изображений.
Область техники, к которой относится изобретение
Настоящее изобретение относится к жидкокристаллическому дисплею, и в частности относится к схеме драйвера затвора и способу управления.
Предпосылки изобретения
За последние годы в связи с тенденцией, направленной на обеспечение тонкости дисплейных устройств, жидкокристаллический дисплей (LCD) был широко использован в различных электронных продуктах, таких как мобильные телефоны, портативные компьютеры, цветные телевизоры и тому подобное.
Драйвер затвора на матрице (GOA) является технологией, в которой схемы драйвера затвора (интегральные схемы драйвера затвора) непосредственно образованы на подложке матрицы для замены использования отдельных кремниевых пластин интегральных схем. С использованием данной технологии схемы драйвера затвора могут быть непосредственно расположены вокруг панели, таким образом, сокращая производственные процедуры и снижая себестоимость продукта. Кроме того, уровень интеграции панели TFT-LCD (жидкокристаллического дисплея на тонкопленочных транзисторах) может быть дополнительно улучшен, так что панели становятся тоньше.
Во время работы панели будет генерироваться проходное напряжение, и оно может вызывать изменения электродов дисплея (также называемых электродами пикселя) вследствие емкостной связи. Изменение напряжения драйвера затвора имеет наибольшее влияние на изменения электродов дисплея, а на напряжение драйвера затвора влияет проходное напряжение, генерируемое паразитным конденсатором Cgd. Следовательно, влияние проходного напряжения может быть уменьшено посредством компенсации общего напряжения. Однако, поскольку емкость Clc жидкого кристалла не является постоянным параметром, не так просто достичь цели улучшения качества изображения посредством регулировки общего напряжения.
Традиционная схема GOA драйвера второго порядка, по существу, является схемой 4Т1С (содержащей четыре TFT переключателя и конденсатор). На фиг. 1 показана принципиальная схема традиционной схемы GOA драйвера второго порядка с 4Т1С, при этом TFT1 является управляющим транзистором и главным образом используется для управления выходным сигналом высокого потенциала затворной шины, TFT2 и TFT3 являются транзисторами сброса и главным образом используются для понижения потенциала затворной шины и одновременного высвобождения зарядов запоминающего конденсатора Cb для перевода TFT1 в закрытое состояние, TFT4 является входным транзистором (или транзистором предварительной зарядки) и главным образом выполнен с возможностью предварительной зарядки запоминающего конденсатора Cb для включения TFT1. Конденсатор Cb главным образом используется для хранения зарядов и поддерживания потенциала затвора TFT1. Входной сигнал конденсатора Cb является выходным сигналом затворной шины, т.е. gate[N-1], предыдущего ряда, выходной сигнал TFT1 является выходным сигналом затворной шины, т.е. gate[N], текущего ряда и сигнал сброса является выходным сигналом затворной шины, т.е. gate[N+1], следующего ряда. Входной вывод TFT1 является тактовым сигналом Vck. Конкретная временная последовательность управления показана на фиг. 2.
Вышеупомянутые схемы GOA могут быть использованы в качестве блоков GOA для достижения управления второго порядка посредством следующих действий. Т.е. выходной сигнал предыдущего блока GOA используется в качестве сигнала запуска для текущего блока GOA и выходной сигнал следующего блока GOA используется в качестве сигнала сброса для текущего блока GOA. Два тактовых сигнала Vclk_A и Vclk_B используются для блоков GOA в нечетных рядах и для блоков GOA в четных рядах соответственно. Потенциал Vss выходного сигнала затворной шины определяет высоты или амплитуды выходных импульсов на затворных шинах.
Однако с использованием вышеупомянутых схем невозможно обойти недостаток, связанный с влиянием проходного напряжения на эффект изображения. Следовательно, одной из проблем, выделяемых на практике, является то, каким образом решить вышеупомянутые проблемы для предоставления решения по управлению с целью эффективного уменьшения влияния проходного напряжения на эффект отображения качества изображения.
Сущность изобретения
Одной из технических проблем, которые должны быть решены настоящим изобретением, является предоставление схемы драйвера затвора, которая выполнена с возможностью эффективного уменьшения влияния проходного напряжения на эффект отображения качества изображения. Кроме того, также предоставлен способ управления схемой драйвера затвора.
1) Для решения вышеупомянутых технических проблем настоящее изобретение предоставляет схему драйвера затвора, содержащую многокаскадные схемы GOA, при этом схема GOA N-го каскада многокаскадных схем GOA содержит блок накопления энергии; блок зарядки, электрически подсоединенный между (№1)-й затворной шиной и блоком накопления энергии и использующийся для предварительной зарядки блока накопления энергии в соответствии с сигналом (№1)-й затворной шины для получения напряжения; управляющий блок, электрически соединенный с шиной тактового выходного сигнала и N-й затворной шиной и использующийся для повышения сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; первый блок сброса,
электрически подсоединенный между блоком накопления энергии и первым напряжением сброса или третьим напряжением сброса и использующийся для сброса сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса; второй блок сброса, электрически подсоединенный между N-й затворной шиной и вторым напряжением сброса и использующийся для сброса сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса.
2) В предпочтительном варианте осуществления по п.1) настоящего изобретения если затворная шина, соединенная с N-м каскадом схемы GOA, является отрицательной, первый блок сброса сбрасывает сигнал N-й затворной шины до первого напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса, при этом существует отрицательная разность напряжений между первым напряжением сброса и вторым напряжением сброса.
3) В предпочтительном варианте осуществления по п.1) или 2) настоящего изобретения если затворная шина, соединенная с N-м каскадом схемы GOA, является положительной, первый блок сброса сбрасывает сигнал N-й затворной шины до третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и третьим напряжением сброса, при этом существует положительная разность напряжений между третьим напряжением сброса и вторым напряжением сброса.
4) В предпочтительном варианте осуществления по любому из пп.1)-3) настоящего изобретения второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.
5) В предпочтительном варианте осуществления по любому из пп.1)-4) настоящего изобретения первый блок сброса содержит первый транзистор и второй транзистор, каждый из которых оснащен затвором, первым истоком/стоком и вторым истоком/стоком, при этом затворы первого транзистора и второго транзистора электрически соединены друг с другом и соединены с (N+^-й затворной шиной, первый исток/сток первого транзистора электрически соединен с первым выводом блока накопления энергии и первый исток/сток второго транзистора электрически соединен со вторым выводом блока накопления энергии; вторые истоки/стоки первого транзистора и второго транзистора электрически соединены друг с другом и электрически соединены с первым напряжением сброса или третьим напряжением сброса.
6) В предпочтительном варианте осуществления по любому из пп.1)-5) настоящего изобретения блок зарядки является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор и первый исток/сток блока зарядки электрически соединены с (№1)-й затворной шиной и его второй исток/сток электрически соединен с первым выводом блока накопления энергии.
7) В предпочтительном варианте осуществления по любому из пп.1)-6) настоящего изобретения управляющий блок является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом первый исток/сток управляющего блока электрически соединен с шиной тактового выходного сигнала, его затвор электрически соединен с первым выводом блока накопления энергии и его второй исток/сток электрически соединен с N-й затворной шиной и вторым выводом блока накопления энергии.
8) В соответствии с еще одним аспектом настоящего изобретения дополнительно предоставлен способ управления, применяющий одну из вышеупомянутых схем драйвера затвора, включающий прием сигнала (№1)-й затворной шины через блок зарядки и предварительную зарядку блока накопления энергии для получения напряжения; прием тактового импульсного сигнала через управляющий блок и повышение сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; прием сигнала затворной шины (N+1) и первого напряжения сброса или третьего напряжения сброса через первый блок сброса и сброс сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса; прием сигнала затворной шины (N+3) и второго напряжения сброса через второй блок сброса и сброс сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса.
9) В предпочтительном варианте осуществления по п.8) настоящего изобретения если затворная шина, соединенная с N-м каскадом схемы GOA, является отрицательной, первый блок сброса принимает первое напряжение сброса и сбрасывает сигнал N-й затворной шины до первого напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса, при этом существует отрицательная разность напряжений между первым напряжением сброса и вторым напряжением сброса.
10) В предпочтительном варианте осуществления по п.8) или 9) настоящего изобретения если за-
творная шина, соединенная с N-м каскадом схемы GOA, является положительной, первый блок сброса
принимает третье напряжение сброса и сбрасывает сигнал N-й затворной шины до третьего напряжения
сброса в соответствии с сигналом затворной шины (N+1) и третьим напряжением сброса, при этом суще-
ствует положительная разность напряжений между третьим напряжением сброса и вторым напряжением сброса.
По сравнению с известным уровнем техники один или несколько вариантов осуществления настоящего изобретения могут иметь следующие преимущества.
Настоящее изобретение предлагает схему GOA драйвера четвертого порядка. В данной схеме два сигнала сброса используются для понижения выходного сигнала затвора до сигнала Vss1 сброса и сигнала Vss2 сброса соответственно в отношении нечетных рядов и для понижения выходного сигнала затвора до сигнала Vss3 сброса и сигнала Vss2 сброса соответственно в отношении четных рядов, таким образом, реализуя управление четвертого порядка для блоков пикселей. Более того, управляющая схема может эффективно решить проблему влияния проходного напряжения на электроды пикселя, которая не может быть решена схемой управления второго порядка, таким образом, дополнительно улучшая эффект качества изображения.
Другие признаки и преимущества настоящего изобретения будут проиллюстрированы в следующем описании и частично очевидны из описания или понятны посредством реализации настоящего изобретения. Цели и другие преимущества настоящего изобретения могут быть достигнуты и получены посредством структур, указанных в описании, формуле изобретения и сопроводительных графических материалах.
Краткое описание графических материалов
Сопроводительные графические материалы предоставлены для дополнительного понимания настоящего изобретения, составляют часть описания и используются для представления настоящего изобретения вместе с примерами настоящего изобретения, а не ограничения настоящего изобретения. На сопроводительных графических материалах показано следующее:
на фиг. 1 показана схематическая диаграмма схемы GOA управления второго порядка известного уровня техники;
на фиг. 2 показана диаграмма временной последовательности выходного сигнала схемы GOA управления второго порядка известного уровня техники;
на фиг. 3 показана схематическая диаграмма схемы GOA управления четвертого порядка в соответствии с примером настоящего изобретения;
на фиг. 4 показана диаграмма временной последовательности выходного сигнала схемы GOA управления четвертого порядка в соответствии с настоящим изобретением;
на фиг. 5 показана схематическая временная диаграмма сигнала напряжения драйвера затвора управления четвертого порядка в соответствии с настоящим изобретением;
на фиг. 6 показана схематическая временная диаграмма сигнала напряжения положительного электрода дисплея управления четвертого порядка;
на фиг. 7 показана схематическая временная диаграмма сигнала напряжения отрицательного электрода дисплея управления четвертого порядка.
Подробное описание вариантов осуществления
Для лучшего понимания целей, технических решений и преимуществ настоящего изобретения настоящее изобретение дополнительно подробно проиллюстрировано далее совместно с сопроводительными графическими материалами.
Следует отметить, что приведенная в качестве примера схема драйвера относится к схемам драйвера четвертого порядка, в которых проходное напряжение может быть скомпенсировано схемой драйвера четвертого порядка без изменения общего напряжения. В примере схема драйвера четвертого порядка может компенсировать проходное напряжение, генерируемое паразитным конденсатором Cgd, посредством проходного напряжения, генерируемого накопительным конденсатором Cs.
На фиг. 3 показана схематическая диаграмма схемы GOA управления четвертого порядка в соответствии с примером настоящего изобретения. В целях удобства показан исключительно N-й каскад схемы GOA многокаскадной схемы GOA. Как показано на фиг. 3, N-й каскад схемы GOA содержит блок Cb накопления энергии; блок 31 зарядки, электрически подсоединенный между (№1)-й затворной шиной и блоком Cb накопления энергии и использующийся для предварительной зарядки блока Cb накопления энергии в соответствии с сигналом (№1)-й затворной шины для получения напряжения; управляющий блок 32 , электрически соединенный с шиной тактового выходного сигнала и N-й затворной шиной и использующийся для повышения сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом; первый блок 33 сброса, электрически подсоединенный между блоком Cb накопления энергии и первым напряжением Vss1 сброса или третьим напряжением Vss3 сброса и использующийся для сброса сигнала N-й затворной шины до первого напряжения Vss1 сброса или третьего напряжения Vss3 сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением Vss1 сброса или третьим напряжением Vss3 сброса; второй блок 34 сброса, электрически подсоединенный между N-й затворной шиной и вторым напряжением Vss2 сброса и использующийся для сброса сигнала N-й затворной шины до второго напряжения Vss2 сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением Vss2 сброса.
Следует отметить, что в случае если затворная шина, соединенная с N-м каскадом схемы GOA, яв
ляется отрицательной, первый блок 33 сброса сбрасывает сигнал N-й затворной шины до первого напряжения Vss1 сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением Vss1 сброса, при этом существует отрицательная разность напряжений, т.е. Ve(-), как показано на фиг. 5, между первым напряжением Vss1 сброса и вторым напряжением Vss2 сброса. Для сравнения, в случае если затворная шина, соединенная с N-м каскадом схемы GOA, является положительной, первый блок 33 сброса сбрасывает сигнал N-й затворной шины до третьего напряжения Vss3 сброса в соответствии с сигналом затворной шины (N+1) и третьим напряжением Vss3 сброса, при этом существует положительная разность напряжений, т.е. Ve(+), как показано на фиг. 5, между третьим напряжением Vss3 сброса и вторым напряжением Vss2 сброса.
Как показано на фиг. 3, схема GOA, по существу, является схемой 5Т4С, содержащей пять транзисторных переключателей, состоящих из транзистора TFT1 (использующегося в качестве управляющего блока 32), транзисторов TFT2 и TFT3 (вместе образующих первый блок 33 сброса), транзистора TFT4 (использующегося в качестве блока 31 зарядки) и TFT5 (использующегося в качестве второго блока 34 сброса), и запоминающий конденсатор Cb (использующийся в качестве блока накопления энергии). Более того, паразитный конденсатор Cgd, расположенный между затвором и стоком TFT1, также схематически показан на фиг. 3.
Входные сигналы схемы включают в себя тактовый сигнал (положительный или отрицательный) Vck, выходной сигнал Output[N-1] (№1)-й затворной шины, выходной сигнал Output[N+1] (№1)-й затворной шины, выходной сигнал Output[N+3] (N+3)^ затворной шины, первый сигнал Vss1 сброса или третий сигнал Vss3 сброса и второй сигнал Vss2 сброса.
Управляющий транзистор TFT1 оснащен затвором, первым истоком/стоком и вторым истоком/стоком. Первый исток/сток управляющего транзистора электрически соединен с шиной тактового выходного сигнала Vck, его затвор электрически соединен с первым выводом конденсатора Cb и его второй исток/сток электрически соединен с N-й затворной шиной и вторым выводом конденсатора Cb. Управляющий транзистор TFT1 драйвера главным образом используется для управления выходным сигналом высокого потенциала затворной шины.
TFT2, TFT3 и TFT5 являются транзисторами сброса и главным образом используются для понижения потенциала затворной шины и одновременного высвобождения зарядов запоминающего конденсатора Cb для перевода TFT1 в закрытое состояние.
Затворы TFT2 и TFT3 электрически соединены друг с другом и соединены с (N+^-й затворной шиной. Первый исток/сток TFT2 электрически соединен с первым выводом конденсатора Cb и первый исток/сток TFT3 электрически соединен со вторым выводом конденсатора Cb. Вторые истоки/стоки TFT2 и TFT3 электрически соединены друг с другом и электрически соединены с первым напряжением Vss1 сброса или третьим напряжением Vss3 сброса. Поскольку управление четвертого порядка напряжением пикселя реализовано посредством различных изменений потенциалов затвора положительного ряда и отрицательного ряда, TFT2 сбрасывает входной сигнал затворной шины до потенциала Vss1 для выходного сигнала отрицательного ряда и сбрасывает входной сигнал затворной шины до потенциала Vss3 для выходного сигнала положительного ряда.
TFT5 сбрасывает выходной сигнал затворной шины до потенциала Vss2 и управляется выходным сигналом gate[N+3]. TFT5 оснащен затвором, первым истоком/стоком и вторым истоком/стоком. Затвор TFT5 электрически соединен с (N+3)^ затворной шиной, и его первый исток/сток и второй исток/сток электрически соединены с N-й затворной шиной и вторым напряжением Vss2 сброса соответственно.
TFT4 является входным транзистором (или транзистором предварительной зарядки) и главным образом выполнен с возможностью предварительной зарядки запоминающего конденсатора Cb для включения TFT1. TFT4 оснащен затвором, первым истоком/стоком и вторым истоком/стоком. Затвор и первый исток/сток TFT4 электрически соединены с (N-^-й затворной шиной, и его второй исток/сток электрически соединен с первым выводом конденсатора Cb соответственно.
Конкретная временная последовательность управления показана на фиг. 4. Выбраны две тактовые последовательности Clk A, Clk В с одинаковым периодом, но противоположными полярностями. Две тактовые последовательности используются на соответствующих схемах GOA на затворных шинах нечетного ряда и соответствующих схемах GOA на затворных шинах четного ряда соответственно.
Далее будет проиллюстрировано, как реализовать управление четвертого порядка с использованием в качестве примера соответствующих схем GOA на затворных шинах Gate1 нечетного ряда (отрицательного).
Во-первых, TFT4 принимает управляющее напряжение предыдущей затворной шины и предварительно заряжает запоминающий конденсатор Cb для включения TFT1.
TFT1 выводит высокий Vgh потенциал затворной шины. TFT2 и TFT3 принимают управляющее напряжение следующей затворной шины, понижают потенциал затворной шины и одновременно высвобождают заряды запоминающего конденсатора Cb для перевода TFT1 в закрытое состояние.
Вследствие выходного сигнала нечетного ряда TFT2 сбрасывает, т.е. понижает входной сигнал затворной шины до потенциала Vss1. В результате TFT5 управляется (N+3)^ затворной шиной для сброса выходного сигнала затворной шины до потенциала Vss2, таким образом, осуществляя запуск Gate1, как
показано на фиг. 4.
Для лучшего понимания настоящего изобретения временная диаграмма сигнала временной последовательности специально проиллюстрирована далее. На фиг. 5 показана временная диаграмма сигнала управляющего напряжения затвора управления четвертого порядка. Как показано на временной диаграмме сигнала управления четвертого порядка, всего существуют четыре положительных и отрицательных напряжения на временной диаграмме сигнала управляющего напряжения затвора управления четвертого порядка, т.е. напряжение Vgh включения, напряжение Vss2 выключения с разностью напряжений Vg, напряжение Vss3, которое выше напряжения Vss2 выключения (с разностью напряжений Ve(+)), и напряжение Vss1, которое ниже напряжения Vss2 выключения (с разностью напряжений Ve(-)).
Положительное управляющее напряжение на проводе затвора отличается от отрицательного управляющего напряжения на проводе затвора. На фиг. 6 показана временная диаграмма сигнала напряжения положительного электрода дисплея, при этом ссылочный номер 61 представляет управляющее напряжение (N-1)-ro затвора, ссылочный номер 62 представляет общее напряжение и ссылочный номер 64 представляет управляющее напряжение N-го затвора.
Как показано на графических материалах, напряжение 63 электрода дисплея будет подвержено трехразовым изменениям напряжения (как показано на виде с помощью круга из пунктирной линии) после зарядки посредством управления истоком. Первым является проходное напряжение 631, генерируемое паразитным конденсатором Cgd, когда управляющий провод текущего N-го затвора закрыт. Вторым является проходное напряжение 632, генерируемое накопительным конденсатором Cs, когда напряжение управляющего провода предыдущего ((N-1)-ro) затвора возвращается к исходному значению, и данное напряжение является наиболее важным напряжением для повышения напряжения 63 электрода дисплея до диапазона положительных напряжений. Третьим является проходное напряжение 633, генерируемое паразитным конденсатором Cgd, когда напряжение управляющего провода текущего N-го затвора понижается. Поскольку данное напряжение генерируется паразитным конденсатором Cgd и имеет низкую амплитуду при изменении, его влияние является незначительным.
На фиг. 7 показана временная диаграмма сигнала напряжения отрицательного электрода дисплея, при этом ссылочный номер 71 представляет управляющее напряжение (N-1)-ro затвора, ссылочный номер 72 представляет общее напряжение и ссылочный номер 74 представляет управляющее напряжение N-го затвора.
Как показано на фиг. 7, напряжение 73 электрода дисплея будет подвержено трехразовым изменениям напряжения после зарядки посредством управления истока. Первым является проходное напряжение 731, генерируемое паразитным конденсатором Cgd, когда напряжение управляющего провода текущего N-го затвора выключается. И поскольку напряжение выключается, напряжение 73 электрода дисплея будет понижено. Вторым является проходное напряжение 732, генерируемое накопительным конденсатором Cs, когда напряжение управляющего провода предыдущего ((N-1)-ro) затвора понижается. И данное напряжение имеет очень значительное влияние, поскольку является главным компонентом для регулировки напряжения до отрицательного напряжения, и общее напряжение должно быть отрегулировано до необходимого уровня. Третьим является проходное напряжение 733, генерируемое паразитным конденсатором Cgd, когда напряжение управляющего провода текущего N-го затвора возвращается к исходному значению. И поскольку вернувшееся к исходному значению напряжение имеет низкую амплитуду, его общее влияние является незначительным.
Вследствие влияния проходного напряжения, генерируемого паразитным конденсатором Cgd, если диапазон положительных напряжений и диапазон отрицательных напряжений должны быть отделены друг от друга, в отношении диапазона положительных напряжений напряжение, которое должно быть повышено, является высоким и напряжение, которое должно быть повышено, образуется проходным напряжением, сгенерированным накопительным конденсатором Cs во время повышения напряжения управляющего провода предыдущего затвора. Поскольку необходимое напряжение является высоким, напряжение, когда управляющий провод предыдущего затвора возвращается к исходному значению, является высоким. Для образования диапазона отрицательных напряжений дисплея это также достигается посредством изменений напряжения управляющего провода предыдущего затвора. Отличный от положительного напряжения электрода дисплея диапазон отрицательных напряжений дисплея образуется посредством понижения проходного напряжения. Необходимое пониженное напряжение является более низким, чем положительное повышенное напряжение. Посредством вышеупомянутого управления четвертого порядка для управляющего напряжения на проводе затвора может быть уменьшено влияние проходного напряжения на электрод пикселя.
В заключение, настоящее изобретение предлагает схему GOA драйвера четвертого порядка 5Т1С. В данной схеме два сигнала сброса используются для понижения выходного сигнала затвора до сигнала Vss1 сброса и сигнала Vss2 сброса соответственно в отношении нечетных рядов и для понижения выходного сигнала затвора до сигнала Vss3 сброса и сигнала Vss2 сброса соответственно в отношении четных рядов, таким образом, реализуя управление четвертого порядка для блоков пикселей. Более того, управляющая схема может эффективно решить проблему влияния проходного напряжения на электроды пикселя, которая не может быть решена схемой управления второго порядка, таким образом, дополни
тельно улучшая эффект качества изображения.
Вышеизложенные описания являются исключительно предпочтительными конкретными вариантами осуществления настоящего изобретения, но объем защиты настоящего изобретения ими не ограничивается. Легко понятные специалистам в данной области техники вариации или замены в рамках раскрытого технического объема настоящего изобретения должны быть включены в объем защиты настоящего изобретения. Соответственно объем защиты формулы изобретения должен подпадать под объем защиты настоящего изобретения.
ФОРМУЛА ИЗОБРЕТЕНИЯ
1. Схема драйвера затвора, применяемая в жидкокристаллическом дисплее, содержащая многокаскадные схемы драйвера затвора на матрице, схема драйвера затвора на матрице N-го каскада которых содержит
блок накопления энергии;
блок зарядки, электрически подсоединенный между (N-^-й затворной шиной и блоком накопления энергии и использующийся для предварительной зарядки блока накопления энергии в соответствии с сигналом (№1)-й затворной шины для получения напряжения;
управляющий блок, электрически соединенный с шиной тактового выходного сигнала и N-й затворной шиной и использующийся для повышения сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом;
первый блок сброса, электрически подсоединенный между блоком накопления энергии и первым напряжением сброса или третьим напряжением сброса и использующийся для сброса сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса,
причем когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является отрицательной, первый блок сброса сбрасывает сигнал N-й затворной шины до первого напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса, при этом существует отрицательная разность напряжений между первым напряжением сброса и вторым напряжением сброса,
когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является положительной, первый блок сброса сбрасывает сигнал N-й затворной шины до третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и третьим напряжением сброса, при этом существует положительная разность напряжений между третьим напряжением сброса и вторым напряжением сброса;
второй блок сброса, электрически подсоединенный между N-й затворной шиной и вторым напряжением сброса и использующийся для сброса сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса.
2. Схема драйвера затвора по п.1, отличающаяся тем, что второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.
3. Схема драйвера затвора по п.1, отличающаяся тем, что второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.
4. Схема драйвера затвора по п.1, отличающаяся тем, что второй блок сброса является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком, при этом затвор электрически соединен с затворной шиной (N+3) и первый исток/сток и второй исток/сток электрически соединены с затворной шиной N и вторым напряжением сброса соответственно.
5. Схема драйвера затвора по п.2, отличающаяся тем, что первый блок сброса содержит первый транзистор и второй транзистор, каждый из которых оснащен затвором, первым истоком/стоком и вторым истоком/стоком,
при этом затворы первого транзистора и второго транзистора электрически соединены друг с другом и соединены с (N+^-й затворной шиной,
первый исток/сток первого транзистора электрически соединен с первым выводом блока накопления энергии и первый исток/сток второго транзистора электрически соединен со вторым выводом блока накопления энергии;
вторые истоки/стоки первого транзистора и второго транзистора электрически соединены друг с другом и электрически соединены с первым напряжением сброса или третьим напряжением сброса.
6. Схема драйвера затвора по п.5, отличающаяся тем, что блок зарядки является транзистором, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком,
при этом затвор и первый исток/сток блока зарядки электрически соединены с (№1)-й затворной
шиной и его второй исток/сток электрически соединен с первым выводом блока накопления энергии.
7. Схема драйвера затвора по п.6, отличающаяся тем, что управляющий блок является транзисто-
ром, оснащенным затвором, первым истоком/стоком и вторым истоком/стоком,
при этом первый исток/сток управляющего блока электрически соединен с шиной тактового выходного сигнала, его затвор электрически соединен с первым выводом блока накопления энергии и его второй исток/сток электрически соединен с N-й затворной шиной и вторым выводом блока накопления энергии.
8. Способ управления схемой драйвера затвора, применяемой в жидкокристаллическом дисплее,
при этом схема драйвера затвора содержит многокаскадные схемы драйвера затвора на матрице,
схема драйвера затвора на матрице N-го каскада которых содержит блок накопления энергии;
блок зарядки, электрически подсоединенный между (N-^-й затворной шиной и блоком накопления энергии и использующийся для предварительной зарядки блока накопления энергии в соответствии с сигналом (№1)-й затворной шины для получения напряжения;
управляющий блок, электрически соединенный с шиной тактового выходного сигнала и N-й затворной шиной и использующийся для повышения сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом;
первый блок сброса, электрически подсоединенный между блоком накопления энергии и первым напряжением сброса или третьим напряжением сброса и использующийся для сброса сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса;
второй блок сброса, электрически подсоединенный между N-й затворной шиной и вторым напряжением сброса и использующийся для сброса сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса,
при этом способ включает
прием сигнала (№1)-й затворной шины через блок зарядки и предварительную зарядку блока накопления энергии для получения напряжения;
прием тактового импульсного сигнала через управляющий блок и повышение сигнала N-й затворной шины до повышенного напряжения в соответствии с напряжением и тактовым импульсным сигналом;
прием сигнала затворной шины (N+1) и первого напряжения сброса или третьего напряжения сброса через первый блок сброса и сброс сигнала N-й затворной шины до первого напряжения сброса или третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса или третьим напряжением сброса,
причем когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является отрицательной, первый блок сброса принимает первое напряжение сброса и сбрасывает сигнал N-й затворной шины до первого напряжения сброса в соответствии с сигналом затворной шины (N+1) и первым напряжением сброса, при этом существует отрицательная разность напряжений между первым напряжением сброса и вторым напряжением сброса,
когда затворная шина, соединенная с N-м каскадом схемы драйвера затвора на матрице, является положительной, первый блок сброса принимает третье напряжение сброса и сбрасывает сигнал N-й затворной шины до третьего напряжения сброса в соответствии с сигналом затворной шины (N+1) и третьим напряжением сброса, при этом существует положительная разность напряжений между третьим напряжением сброса и вторым напряжением сброса;
прием сигнала затворной шины (N+3) и второго напряжения сброса через второй блок сброса и сброс сигнала N-й затворной шины до второго напряжения сброса в соответствии с сигналом затворной шины (N+3) и вторым напряжением сброса.
Фиг. 7
Евразийская патентная организация, ЕАПВ Россия, 109012, Москва, Малый Черкасский пер., 2
032171
- 1 -
032171
- 1 -
032171
- 4 -
032171
- 8 -
032171
731
- 11 -