|
|
больше ...
Термины запроса в документе
Реферат
[RU] Схема GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, содержащая множество подключенных последовательно блоков GOA. Каждый из множества блоков GOА содержит модуль (32) управления разверткой, выходной модуль (34), модуль (36) снижения напряжения и выходной регулировочный модуль (38). Благодаря тому что предусмотрен выходной регулировочный модуль (38), образованный девятым тонкопленочным транзистором, десятым тонкопленочным транзистором, одиннадцатым тонкопленочным транзистором и двенадцатым тонкопленочным транзистором (T9, T10, T11 и T12), либо в прямой развертке, либо в обратной развертке уровень напряжения четвертого узла M(n) перемещается между высоким уровнем напряжения и низким уровнем напряжения (VGH и VGL) со вторым синхронизирующим сигналом (CK2), и, таким образом, происходит одинаковое перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, где высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора (T2), в схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS за один и тот же период времени до определенной степени повышается нагрузочная способность выходного зажима G(n) и улучшается зарядная емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели. 
Полный текст патента
(57) Реферат / Формула:
Схема GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, содержащая множество подключенных последовательно блоков GOA. Каждый из множества блоков GOА содержит модуль (32) управления разверткой, выходной модуль (34), модуль (36) снижения напряжения и выходной регулировочный модуль (38). Благодаря тому что предусмотрен выходной регулировочный модуль (38), образованный девятым тонкопленочным транзистором, десятым тонкопленочным транзистором, одиннадцатым тонкопленочным транзистором и двенадцатым тонкопленочным транзистором (T9, T10, T11 и T12), либо в прямой развертке, либо в обратной развертке уровень напряжения четвертого узла M(n) перемещается между высоким уровнем напряжения и низким уровнем напряжения (VGH и VGL) со вторым синхронизирующим сигналом (CK2), и, таким образом, происходит одинаковое перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, где высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора (T2), в схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS за один и тот же период времени до определенной степени повышается нагрузочная способность выходного зажима G(n) и улучшается зарядная емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели.
Евразийское (21) 201891566 (13) A1
патентное
ведомство
(12) ОПИСАНИЕ ИЗОБРЕТЕНИЯ К ЕВРАЗИЙСКОЙ ЗАЯВКЕ
(43) Дата публикации заявки 2018.12.28
(51) Int. Cl. G09G 3/36 (2006.01)
(22) Дата подачи заявки 2016.06.13
(54) СХЕМА ДРАЙВЕРА ЗАТВОРА НА МАТРИЦЕ (GOA) НА ОСНОВЕ
ПОЛУПРОВОДНИКОВЫХ ТОНКОПЛЕНОЧНЫХ ТРАНЗИСТОРОВ ИЗ НИЗКОТЕМПЕРАТУРНОГО ПОЛИКРЕМНИЯ (LTPS)
(31) 201610331196.1
(32) 2016.05.18
(33) CN
(86) PCT/CN2016/085598
(87) WO 2017/197684 2017.11.23
(71) Заявитель:
УХАНЬ ЧАЙНА СТАР ОПТОЭЛЕКТРОНИКС ТЕКНОЛОДЖИ КО., ЛТД (CN)
(72) Изобретатель: Ли Яфэн (CN)
(74) Представитель:
Носырева Е.Л. (RU) (57) Схема GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, содержащая множество подключенных последовательно блоков GOA. Каждый из множества блоков GOА содержит модуль (32) управления разверткой, выходной модуль (34), модуль (36) снижения напряжения и выходной регулировочный модуль (38). Благодаря тому что предусмотрен выходной регулировочный модуль (38), образованный девятым тонкопленочным транзистором, десятым тонкопленочным транзистором, одиннадцатым тонкопленочным транзистором и двенадцатым тонкопленочным транзистором (T9, T10, T11 и T12), либо в прямой развертке, либо в обратной развертке уровень напряжения четвертого узла M(n) перемещается между высоким уровнем напряжения и низким уровнем напряжения (VGH и VGL) со вторым I синхронизирующим сигналом (CK2), и, таким об- I разом, происходит одинаковое перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, где высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора (T2), в схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS за один и тот же период времени до определенной степени повышается нагрузочная способность выходного зажима G(n) и улучшается зарядная емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели.
P29406757EA
СХЕМА ДРАЙВЕРА ЗАТВОРА НА МАТРИЦЕ (GOА) НА ОСНОВЕ ПОЛУПРОВОДНИКОВЫХ ТОНКОПЛЕНОЧНЫХ ТРАНЗИСТОРОВ ИЗ НИЗКОТЕМПЕРАТУРНОГО ПОЛИКРЕМНИЯ (LTPS)
5 ПРЕДПОСЫЛКИ ИЗОБРЕТЕНИЯ
1. Область изобретения
Настоящее изобретение относится к области жидкокристаллических дисплеев и, в частности, к схеме GO А на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS) для улучшения 10 нагрузочной способности выходных узлов схемы GOA.
2. Описание известного уровня техники
Технология драйверов затвора на матрице (GOA) заключается в том, что управляющая схема затвором на основе развертки строк изготавливается на подложке матрицы на основе традиционного жидкокристаллического дисплея на
15 тонкопленочных транзисторах (TFT-LCD) для обеспечения того, чтобы управление затвором осуществлялось за счет построчной развертки. Применение технологии GOA подходит для уменьшения соединения внешней интегральной микросхемы (1С), благоприятного увеличения емкости и сокращения издержек производства. Кроме того, становится возможным
20 изготовление жидкокристаллических панелей, более подходящих для дисплеев с узкими рамками или без рамок.
По мере развития полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS), жидкокристаллические дисплеи на основе тонкопленочных транзисторов из LTPS также становятся все более 25 популярными. Жидкокристаллические дисплеи на основе тонкопленочных
транзисторов из LTPS имеют такие преимущества, как высокая разрешающая способность, быстрое срабатывание, высокая яркость, высокие форматы изображения и т. д. Кроме того, полупроводники на основе LTPS имеют сверхвысокую подвижность носителей, чтобы драйверы затвора 5 устанавливались на подложку матрицы тонкопленочного транзистора на основе технологии GOA для достижения интеграции систем (SI), экономии пространства и экономии затрат на интегральные микросхемы драйвера.
На фиг. 1 показано схематическое изображение традиционной схемы GOA на основе полупроводниковых тонко пленочных транзисторов из LTPS. Схема GOA
10 содержит множество блоков GOA, подключенных последовательно. N представляет собой положительное целое число. N-й блок GOA содержит первый тонко пленочный транзистор Т1, второй тонко пленочный транзистор Т2, третий тонко пленочный транзистор ТЗ, четвертый тонкопленочный транзистор Т4, пятый тонкопленочный транзистор Т5, шестой тонкопленочный транзистор
15 Т6, седьмой тонкопленочный транзистор Т7, восьмой тонкопленочный транзистор Т8, первый конденсатор С1 и второй конденсатор С2. Первый тонкопленочный транзистор Т1 содержит затвор, электрически связанный с первым синхронизирующим сигналом СК1, исток, электрически подключенный к выходному зажиму G(n-l) предыдущего п-1 блока GO А, и сток, электрически
20 подключенный к третьему узлу Н(п). Второй тонко пленочный транзистор Т2 содержит затвор, электрически подключенный к первому узлу Q(n), исток, электрически связанный со вторым синхронизирующим сигналом СК2, и сток, электрически подключенный к выходному зажиму G(n). Третий тонкопленочный транзистор ТЗ содержит затвор, электрически связанный с третьим
25 синхронизирующим сигналом СКЗ, сток, электрически подключенный к третьему узлу Н(п), и исток, электрически подключенный к выходному зажиму G(n+1) следующего п+1 блока GOA. Четвертый тонкопленочный транзистор Т4 содержит затвор, электрически подключенный ко второму узлу Р(п), сток, электрически подключенный к выходному зажиму G(n), и исток, электрически
подключенный к постоянному напряжению на низком уровне напряжения VGL. Пятый тонкопленочный транзистор Т5 содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения VGH, исток, электрически подключенный к третьему узлу Н(п), и сток, электрически 5 подключенный к первому узлу Q(n). Шестой тонкопленочный транзистор Т6 содержит затвор, электрически подключенный к третьему узлу Н(п), сток, электрически подключенный ко второму узлу Р(п), и исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL. Седьмой тонкопленочный транзистор Т7 содержит затвор, электрически
10 подключенный ко второму узлу Р(п), сток, электрически подключенный к первому узлу Q(n), и исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL. Восьмой тонкопленочный транзистор Т8 содержит затвор, электрически связанный со вторым синхронизирующим сигналом СК2, исток, электрически подключенный к
15 выходному зажиму G(n), и сток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL. Один вывод первого конденсатора С1 электрически подключен к первому узлу Q(n), а другой вывод электрически подключен к выходному зажиму G(n). Один вывод второго конденсатора С2 электрически подключен ко второму узлу Р(п), а другой вывод
20 электрически связан со вторым синхронизирующим сигналом СК2.
К схеме GO А, показанной на фиг. 1, может применяться прямая или обратная развертка. Поток действий при прямой развертке подобен потоку действий при обратной развертке. Как показано на фиг. 1 и фиг. 2, в данном случае направление развертки схемы является прямым. На фиг. 2 показана временная 25 диаграмма традиционной схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 1, в прямой развертке. Поток действий в прямой развертке является следующим. Стадия 1: Предварительная зарядка: оба из выходного зажима G(n-l) и первого синхронизирующего сигнала СК1 обеспечивают высокий уровень напряжения;
первый тонкопленочный транзистор Т1 открыт; затвор пятого тонкопленочного транзистора Т5 подключен к постоянному напряжению на высоком уровне напряжения VGH, так что пятый тонкопленочный транзистор Т5 открыт; третий узел Н(п) предварительно заряжен до высокого уровня напряжения, и шестой 5 тонкопленочный транзистор Т6 открыт; уровень напряжения третьего узла Н(п) является таким же, как у первого узла Q(n); первый узел Q(n) предварительно заряжен до высокого уровня напряжения, напряжение второго узла Р(п) снижено, и четвертый и седьмой тонкопленочные транзисторы Т4, Т7 закрыты. Стадия 2: Выходной зажим G(n) дает высокий уровень напряжения: выходной зажим G(n-l)
10 и первый синхронизирующий сигнал СК1 переведены на низкий уровень напряжения, и второй синхронизирующий сигнал СК2 обеспечивает высокий уровень напряжения; первый узел Q(n) поддерживает высокий уровень напряжения за счет функции накопления у первого конденсатора С1, второй тонкопленочный транзистор Т2 открыт, высокий уровень напряжения второго
15 синхронизирующего сигнала СК2 передается на выходной зажим G(n), и выходной зажим G(n) дает на выходе высокий уровень напряжения; и первый узел Q(n) поднят на более высокий уровень напряжения. Стадия 3: Выходной зажим G(n) дает низкий уровень напряжения: оба из третьего синхронизирующего сигнала СКЗ и выходного зажима G(n+1) обеспечивают
20 высокий уровень напряжения, и первый узел Q(n) сохраняет высокий уровень напряжения; второй синхронизирующий сигнал СК2 переведен на низкий уровень напряжения, низкий уровень напряжения второго синхронизирующего сигнала СК2 передается на выходной зажим G(n), и выходной зажим G(n) дает на выходе низкий уровень напряжения. Стадия 4: Напряжение первого узла Q(n)
25 снижается до постоянного напряжения на низком уровне напряжения VGL: первый синхронизирующий сигнал СК1 снова обеспечивает высокий уровень напряжения, выходной зажим G(n-l) сохраняет низкий уровень напряжения, первый тонкопленочный транзистор Т1 открыт, так что напряжение первого узла Q(n) снижается до постоянного напряжения на низком уровне напряжения VGL,
30 и шестой тонко пленочный транзистор Т6 закрыт. Стадия 5: Сохранение
напряжения первого узла Q(n) и выходного зажима G(n) на низком уровне напряжения: второй синхронизирующий сигнал СК2 переводится на высокий уровень напряжения; за счет того, что второй конденсатор С2 имеет функцию ускорения, второй узел Р(п) заряжается до высокого уровня напряжения, и 5 четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты для сохранения напряжения первого узла Q(n) и выходного зажима G(n) на низком уровне напряжения.
В традиционной схеме GOA высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго
10 тонкопленочного транзистора Т2. После предварительной зарядки первого узла Q(n) и усиления второго синхронизирующего сигнала СК2 напряжение выходного зажима G(n) посредством второго тонкопленочного транзистора Т2 повышается. После предварительной зарядки первого узла Q(n) и ослабления второго синхронизирующего сигнала СК2 напряжение выходного зажима G(n)
15 посредством второго тонкопленочного транзистора Т2 понижается. Но зарядная емкость второго тонкопленочного транзистора Т2 ограничена в определенный период времени. В частности, чем больше на изображении число пикселей на дюйм (Pixel Per Inch, PPI), тем менее стремительно уменьшается время зарядки. Таким образом, возможно, что выходной зажим G(n) не достигнет требуемого
20 уровня напряжения или соответствующая резистивно-емкостная задержка будет занимать много времени. Такие ситуации влияют на заряд пикселей в плоскости и результат отображения на жидкокристаллической панели.
Следовательно, цель настоящего изобретения заключается в предоставлении новой схемы GOA для улучшения нагрузочной способности выходных узлов 25 схемы GOA.
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
Цель настоящего изобретения заключается в предоставлении схемы GO А на основе полупроводниковых тонкопленочных транзисторов из LTPS. По
сравнению с традиционными схемами GO А на основе полупроводниковых тонкопленочных транзисторов из LTPS, схема, предложенная согласно настоящему изобретению, имеет более высокую нагрузочную способность в выходном узле G(n) в один и тот же период времени. Таким образом, схема, 5 предложенная согласно настоящему изобретению, имеет более высокую зарядную емкость пикселей в плоскости и более высокую нагрузочную способность для улучшения результата отображения на жидкокристаллической панели.
Согласно настоящему изобретению предложена схема драйвера затвора на
10 матрице (GOА) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS). Схема GOA содержит множество подключенных последовательно блоков GOA, при этом каждый из множества блоков GOA содержит модуль управления разверткой, выходной модуль, модуль снижения напряжения и выходной регулировочный модуль, при этом п
15 представляет собой положительное целое число и, за исключением первого и последнего блоков GO А, в n-ом блоке GO А: Модуль управления разверткой содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор, при этом первый тонкопленочный транзистор содержит затвор, электрически связанный с первым
20 синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n-l) предыдущего п-1 блока GO А, и сток, электрически подключенный к третьему узлу; третий тонкопленочный транзистор содержит затвор, электрически связанный с третьим синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n+1) следующего п+1
25 блока GOA, и сток, электрически подключенный к третьему узлу; и пятый тонкопленочный транзистор содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения, исток, электрически подключенный к третьему узлу, и сток, электрически подключенный к первому узлу. Выходной модуль содержит второй тонкопленочный транзистор и первый
ускоряющий конденсатор, при этом второй тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически связанный со вторым синхронизирующим сигналом, и сток, электрически подключенный к выходному зажиму G(n); и один вывод первого 5 ускоряющего конденсатора электрически подключен к первому узлу, а другой вывод электрически подключен к выходному зажиму G(n). Модуль снижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, восьмой тонкопленочный транзистор и второй ускоряющий конденсатор, при этом
10 четвертый тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); шестой тонко пленочный транзистор содержит затвор, электрически подключенный к третьему узлу, исток,
15 электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный ко второму узлу; седьмой тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к первому
20 узлу; восьмой тонкопленочный транзистор содержит затвор, электрически связанный с четвертым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); и один вывод второго ускоряющего конденсатора электрически подключен ко второму узлу, а
25 другой вывод электрически связан со вторым синхронизирующим сигналом. Выходной регулировочный модуль содержит девятый тонкопленочный транзистор, десятый тонкопленочный транзистор, одиннадцатый тонкопленочный транзистор и двенадцатый тонкопленочный транзистор, при этом девятый тонкопленочный транзистор содержит затвор, электрически
30 связанный со вторым синхронизирующим сигналом, исток, электрически
подключенный к постоянному напряжению на высоком уровне напряжения, и сток, электрически подключенный к четвертому узлу; десятый тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически подключенный к четвертому узлу, и сток, электрически 5 подключенный к выходному зажиму G(n); одиннадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n-l), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу; и двенадцатый тонкопленочный транзистор содержит затвор, электрически 10 подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу.
В схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, предусмотрен
15 выходной регулировочный модуль, образованный девятым тонко пленочным транзистором Т9, десятым тонкопленочным транзистором Т10, одиннадцатым тонкопленочным транзистором Т11 и двенадцатым тонкопленочным транзистором Т12. Либо в прямой развертке, либо в обратной развертке уровень напряжения четвертого узла М(п) перемещается между высоким уровнем
20 напряжения и низким уровнем напряжения со вторым синхронизирующим сигналом СК2, и, таким образом, происходит одинаковое перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, где высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного
25 транзистора Т2, в схеме GO А на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, на стадии предварительной зарядки первого узла Q(n) до определенной степени за один и тот же период времени повышается нагрузочная способность выходного зажима G(n) и улучшается зарядная емкость пикселей в плоскости для
обеспечения лучшего результата отображения на жидкокристаллической панели. Схема GOA, предложенная согласно настоящему изобретению, может применяться в драйверах затворов сотовых телефонов, дисплеев или телевизоров. Представленное выше является предпочтительным способом 5 осуществления настоящего изобретения.
КРАТКОЕ ОПИСАНИЕ ГРАФИЧЕСКИХ МАТЕРИАЛОВ
На фиг. 1 показано схематическое изображение традиционной схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS.
На фиг. 2 показана временная диаграмма традиционной схемы GOA на основе 10 полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 1, в прямой развертке.
На фиг. 3 показано схематическое изображение схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS согласно одному предпочтительному варианту осуществления настоящего изобретения.
15 На фиг. 4 показана временная диаграмма схемы GO А на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 3, в прямой развертке.
На фиг. 5 показана временная диаграмма схемы GO А на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 20 3, в обратной развертке.
ПОДРОБНОЕ ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНЫХ ВАРИАНТОВ
ОСУЩЕСТВЛЕНИЯ
Ниже схема драйвера затвора на матрице (GOА) на основе полупроводниковых тонкопленочных транзисторов (TFT) из низкотемпературного поликремния 25 (LTPS), предложенная согласно настоящему изобретению, подробно описана со
ссылкой на прилагаемые графические материалы.
На фиг. 3 показано схематическое изображение схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS согласно одному предпочтительному варианту осуществления настоящего изобретения. Схема 5 GOA содержит множество блоков GOA, подключенных последовательно. Каждый из множества блоков GOA содержит модуль 32 управления разверткой, выходной модуль 34, модуль 36 снижения напряжения и выходной регулировочный модуль 38.
В п блоках GO А, за исключением первого блока GO А и последнего блока GO А, 10 модуль 32 управления разверткой содержит первый тонкопленочный транзистор Т1, третий тонкопленочный транзистор ТЗ и пятый тонкопленочный транзистор Т5. Выходной модуль 34 содержит второй тонкопленочный транзистор Т2 и первый ускоряющий конденсатор С1. Модуль 36 снижения напряжения содержит четвертый тонкопленочный транзистор Т4, шестой тонкопленочный 15 транзистор Т6, седьмой тонкопленочный транзистор Т7, восьмой тонкопленочный транзистор Т8 и второй ускоряющий конденсатор С2. Выходной регулировочный модуль 38 содержит девятый тонкопленочный транзистор Т9, десятый тонкопленочный транзистор Т10, одиннадцатый тонкопленочный транзистор Т11 и двенадцатый тонкопленочный транзистор Т12. 20 N представляет собой положительное целое число.
В модуле 32 управления разверткой первый тонкопленочный транзистор Т1 содержит затвор, электрически связанный с первым синхронизирующим сигналом СК1, исток, электрически подключенный к выходному зажиму G(n-l) предыдущего п-1 блока GO А, и сток, электрически подключенный к третьему 25 узлу Н(п). Третий тонкопленочный транзистор ТЗ содержит затвор, электрически связанный с третьим синхронизирующим сигналом СКЗ, исток, электрически подключенный к выходному зажиму G(n+1) следующего п+1 блока GO А, и сток, электрически подключенный к третьему узлу Н(п). Пятый
тонкопленочный транзистор Т5 содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения VGH, исток, электрически подключенный к третьему узлу Н(п), и сток, электрически подключенный к первому узлу Q(n).
5 В выходном модуле 34 второй тонкопленочный транзистор Т2 содержит затвор, электрически подключенный к первому узлу Q(n), исток, электрически связанный со вторым синхронизирующим сигналом СК2, и сток, электрически подключенный к выходному зажиму G(n). Один вывод первого ускоряющего конденсатора С1 электрически подключен к первому узлу Q(n), а другой вывод 10 электрически подключен к выходному зажиму G(n).
В модуле 36 снижения напряжения четвертый тонко пленочный транзистор Т4 содержит затвор, электрически подключенный ко второму узлу Р(п), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный к выходному зажиму
15 G(n). Шестой тонкопленочный транзистор Т6 содержит затвор, электрически подключенный к третьему узлу Н(п), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный ко второму узлу Р(п). Седьмой тонкопленочный транзистор Т7 содержит затвор, электрически подключенный ко второму узлу
20 Р(п), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный к первому узлу Q(n). Восьмой тонкопленочный транзистор Т8 содержит затвор, электрически связанный с четвертым синхронизирующим сигналом СК4, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL,
25 и сток, электрически подключенный к выходному зажиму G(n). Один вывод второго ускоряющего конденсатора С2 электрически подключен ко второму узлу Р(п), а другой вывод электрически связан со вторым синхронизирующим сигналом СК2.
В выходном регулировочном модуле 38 девятый тонкопленочный транзистор Т9 содержит затвор, электрически связанный со вторым синхронизирующим сигналом СК2, исток, электрически подключенный к постоянному напряжению на высоком уровне напряжения VGH, и сток, электрически подключенный к 5 четвертому узлу М(п). Десятый тонкопленочный транзистор Т10 содержит затвор, электрически подключенный к первому узлу Q(n), исток, электрически подключенный к четвертому узлу М(п), и сток, электрически подключенный к выходному зажиму G(n). Одиннадцатый тонкопленочный транзистор Т11 содержит затвор, электрически подключенный к выходному зажиму G(n-l),
10 исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный к четвертому узлу М(п). Двенадцатый тонкопленочный транзистор Т12 содержит затвор, электрически подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL,
15 и сток, электрически подключенный к четвертому узлу М(п).
В частности, каждый из тонкопленочных транзисторов, применяемых в настоящем изобретении, представляет собой полупроводниковый тонкопленочный транзистор из LTPS.
В частности, схема GO А содержит четыре синхронизирующих сигнала, а 20 именно первый синхронизирующий сигнал СК1, второй синхронизирующий сигнал СК2, третий синхронизирующий сигнал СКЗ и четвертый синхронизирующий сигнал СК4. Импульсы четырех синхронизирующих сигналов последовательно выводятся друг за другом и никогда не перекрываются.
25 В частности, в первом блоке GOA исток первого тонкопленочного транзистора Т1 электрически соединен с начальным сигналом STV схемы. В последнем блоке GO А исток третьего тонкопленочного транзистора ТЗ электрически соединен с начальным сигналом STV схемы. Схема GOA на основе
полупроводниковых тонкопленочных транзисторов из LTPS, предложенная согласно настоящему изобретению, может быть развернута поочередно с первого блока к последнему блоку в прямой развертке или с последнего блока к первому в обратной развертке. В прямой развертке сначала на первый 5 тонкопленочный транзистор Т1 поступает первый синхронизирующий сигнал (то есть первый синхронизирующий сигнал СК1 на высоком уровне напряжения) и начальный сигнал STV схемы. Другими словами, первый синхронизирующий сигнал СК1, электрически связанный с первым тонко пленочным транзистором Т1, и выходной зажим G(n-l) предыдущего (п-1) блока GO А, одновременно
10 обеспечивают высокий уровень напряжения в прямой развертке. В обратной развертке сначала на третий тонкопленочный транзистор ТЗ последнего блока GOA поступает первый синхронизирующий сигнал (то есть третий синхронизирующий сигнал СКЗ на высоком уровне напряжения) и начальный сигнал STV схемы. Другими словами, третий синхронизирующий сигнал СКЗ,
15 электрически связанный с третьим тонкопленочным транзистором ТЗ, и выходной зажим G(n+1) следующего (п+1) блока GO А одновременно обеспечивают высокий уровень напряжения в обратной развертке.
В схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, либо в прямой
20 развертке, либо в обратной развертке уровень напряжения четвертого узла М(п) перемещается между высоким уровнем напряжения и низким уровнем напряжения со вторым синхронизирующим сигналом СК2, и, таким образом, происходит одинаковое перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, за один и тот же
25 период времени можно до определенной степени повысить нагрузочную способность выходного зажима G(n) и повысить зарядную емкость пикселей в плоскости, чтобы дополнительно улучшить результат отображения на жидкокристаллической панели.
На фиг. 4 показана временная диаграмма схемы GO А на основе
полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 3, в прямой развертке. Поток действий в прямой развертке является следующим.
Стадия 1: Предварительная зарядка: оба из первого синхронизирующего сигнала СК1 и выходного зажима G(n-l) обеспечивают высокий уровень напряжения. 5 Второй, третий и четвертый синхронизирующие сигналы СК2, СКЗ, СК4 обеспечивают низкий уровень напряжения. Выходной зажим G(n+1) также обеспечивает низкий уровень напряжения. Первый тонкопленочный транзистор Т1, управляемый первым синхронизирующим сигналом СК1, открыт. Третий узел Н(п) предварительно заряжен до высокого уровня напряжения. Шестой
10 тонкопленочный транзистор Т6, управляемый третьим узлом Н(п), открыт. Пятый тонкопленочный транзистор Т5 все время остается открытым под действием постоянного напряжения на высоком уровне напряжения VGH, и, таким образом, у третьего узла Н(п) и первого узла Q(n) все время один и тот же уровень напряжения. Первый узел Q(n) предварительно заряжается до высокого
15 уровня напряжения. Второй узел Р(п) переведен на постоянное напряжение на низком уровне напряжения VGL. Наконец, четвертый и седьмой тонкопленочные транзисторы Т4, Т7, управляемые вторым узлом Р(п), закрыты. В то же время одиннадцатый тонкопленочный транзистор Т11 открыт и напряжение четвертого узла М(п) понижено, поскольку выходной зажим G(n-l)
20 обеспечивает высокий уровень напряжения.
Стадия 2: Выходной зажим G(n) обеспечивает высокий уровень напряжения: оба из первого синхронизирующего сигнала СК1 и выходного зажима G(n-l) переведены на низкий уровень напряжения. Второй синхронизирующий сигнал СК2 обеспечивает высокий уровень напряжения. Третий и четвертый 25 синхронизирующие сигналы СКЗ, СК4 и выходной зажим G(n+1) по-прежнему обеспечивают низкий уровень напряжения. Первый узел Q(n) сохраняет высокий уровень напряжения благодаря функции накопления у первого ускоряющего конденсатора С1. Второй тонкопленочный транзистор Т2 открыт. Высокий уровень напряжения второго синхронизирующего сигнала СК2 передается на
выходной зажим G(n), и затем выходной зажим G(n) выдает высокий уровень напряжения, и, наконец, первый узел Q(n) получает более высокий уровень напряжения. Шестой тонкопленочный транзистор Т6 по-прежнему открыт. Второй узел Р(п) сохраняет постоянное напряжение на низком уровне 5 напряжения VGL. Наконец, четвертый и седьмой тонко пленочные транзисторы Т4, Т7, управляемые вторым узлом Р(п), остаются закрытыми. В то же время, поскольку второй синхронизирующий сигнал СК2 обеспечивает высокий уровень напряжения, девятый тонкопленочный транзистор Т9 открыт, и четвертый узел М(п) в отношении постоянного напряжения на высоком уровне 10 напряжения VGH предварительно заряжается до постоянного напряжения на высоком уровне напряжения VGH; десятый тонкопленочный транзистор Т10 открыт, и выходной зажим G(n) предварительно заряжается от высокого уровня напряжения четвертого узла М(п).
Стадия 3: Выходной зажим G(n) обеспечивает низкий уровень напряжения: 15 второй синхронизирующий сигнал СК2 переводится на низкий уровень напряжения. Оба из третьего синхронизирующего сигнала СКЗ и выходного зажима G(n+1) обеспечивают высокий уровень напряжения. Первый и четвертый синхронизирующие сигналы СК1, СК4 и выходной зажим G(n-l) по-прежнему обеспечивают низкий уровень напряжения. Третий тонкопленочный 20 транзистор ТЗ, управляемый третьим синхронизирующим сигналом СКЗ, открыт. Первый узел Q(n) сохраняет высокий уровень напряжения. Второй и шестой тонкопленочные транзисторы Т2, Т6 остаются открытыми. Второй узел Р(п) по-прежнему сохраняет постоянное напряжение на низком уровне напряжения VGL. Четвертый и седьмой тонкопленочные транзисторы Т4, Т7, управляемые вторым 25 узлом Р(п), остаются закрытыми. Поскольку второй тонко пленочный транзистор Т2 остается открытым, низкий уровень напряжения второго синхронизирующего сигнала СК2 передается на выходной зажим G(n), и затем напряжение выходного зажима G(n) понижается. В то же время второй синхронизирующий сигнал СК2 обеспечивает низкий уровень напряжения, и девятый
тонкопленочный транзистор Т9 закрыт. Поскольку выходной зажим G(n+1) обеспечивает высокий уровень напряжения, двенадцатый тонкопленочный транзистор Т12 открыт, и четвертый узел М(п) в отношении постоянного напряжения на низком уровне напряжения VGL предварительно заряжается до 5 постоянного напряжения на низком уровне напряжения VGL. Десятый тонкопленочный транзистор Т10 по-прежнему остается открытым, и низкий уровень напряжения в четвертом узле М(п) также приводит к понижению напряжения выходного зажима G(n).
Стадия 4: Напряжение первого узла Q(n) понижается до постоянного 10 напряжения на низком уровне напряжения VGL: первый синхронизирующий сигнал СК1 снова обеспечивает высокий уровень напряжения. Второй, третий и четвертый синхронизирующие сигналы СК2, СКЗ, СК4, а также выходной зажим G(n-l) обеспечивают низкий уровень напряжения. Первый тонкопленочный транзистор Т1, управляемый первым синхронизирующим 15 сигналом СК1, открыт. Первый узел Q(n) переведен на постоянное напряжение на низком уровне напряжения VGL. Наконец, второй и шестой тонкопленочные транзисторы Т2, Т6 закрыты.
Стадия 5: Сохранение напряжения первого узла Q(n) и выходного зажима G(n) на низком уровне напряжения: второй синхронизирующий сигнал СК2 снова
20 обеспечивает высокий уровень напряжения. Первый синхронизирующий сигнал СК1 переводится на низкий уровень напряжения. Третий и четвертый синхронизирующие сигналы СКЗ, СК4 и выходные зажимы G(n-l), G(n+1) обеспечивают низкий уровень напряжения. Благодаря ускорению от второго ускоряющего конденсатора С2, второй узел Р(п) заряжается до высокого уровня
25 напряжения. Четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты, и, таким образом, первый узел Q(n) и выходной зажим G(n) сохраняют низкий уровень напряжения.
В традиционной технологии высокий и низкий уровень напряжения выходного
зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора Т2, но зарядная емкость второго тонкопленочного транзистора Т2 ограничивается в определенный период времени. В схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, 5 предложенной согласно настоящему изобретению, выходной регулировочный модуль 38, образованный девятым тонкопленочным транзистором Т9, десятым тонкопленочным транзистором Т10, одиннадцатым тонкопленочным транзистором Т11 и двенадцатым тонко пленочным транзистором Т12, на стадии предварительной зарядки первого узла Q(n) (стадия 1) до определенной степени 10 за один и тот же период времени повышает нагрузочную способность выходного зажима G(n) и улучшает зарядную емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели.
На фиг. 5 показана временная диаграмма схемы GO А на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 15 3, в обратной развертке. Поток действий прямой развертки подобен потоку действий обратной развертки. Поток действий схемы в обратной развертке описывается следующим образом.
Стадия 1: Оба из третьего синхронизирующего сигнала СКЗ и выходного зажима G(n+1) обеспечивают высокий уровень напряжения. Третий
20 тонкопленочный транзистор ТЗ, управляемый третьим синхронизирующим сигналом СКЗ, открыт. Третий узел Н(п) предварительно заряжается до высокого уровня напряжения. Шестой тонкопленочный транзистор Т6, управляемый третьим узлом Н(п), открыт. Пятый тонкопленочный транзистор Т5 все время остается открытым под действием постоянного напряжения на
25 высоком уровне напряжения VGH, и, таким образом, у третьего узла Н(п) и первого узла Q(n) все время один и тот же уровень напряжения. Первый узел Q(n) предварительно заряжается до высокого уровня напряжения. Второй узел Р(п) переведен на постоянное напряжение на низком уровне напряжения VGL. Наконец, четвертый и седьмой тонкопленочные транзисторы Т4, Т7 закрыты. В
то же время, поскольку выходной зажим G(n+1) обеспечивает высокий уровень напряжения, двенадцатый тонкопленочный транзистор Т12 открыт, и напряжение четвертого узла М(п) снижается.
Стадия 2: Выходной зажим G(n) выдает высокий уровень напряжения: второй 5 синхронизирующий сигнал СК2 обеспечивает высокий уровень напряжения. Первый узел Q(n) сохраняет высокий уровень напряжения благодаря функции накопления у первого ускоряющего конденсатора С1. Второй тонко пленочный транзистор Т2 открыт. Высокий уровень напряжения второго синхронизирующего сигнала СК2 передается на выходной зажим G(n), и затем
10 выходной зажим G(n) выдает высокий уровень напряжения, и, наконец, первый узел Q(n) получает более высокий уровень напряжения. В то же время, поскольку второй синхронизирующий сигнал СК2 обеспечивает высокий уровень напряжения, девятый тонкопленочный транзистор Т9 открыт, и четвертый узел М(п) в отношении постоянного напряжения на высоком уровне
15 напряжения VGH предварительно заряжается до постоянного напряжения на высоком уровне напряжения VGH; десятый тонкопленочный транзистор Т10 открыт, и выходной зажим G(n) предварительно заряжается от высокого уровня напряжения четвертого узла М(п).
Стадия 3: Выходной зажим G(n) обеспечивает низкий уровень напряжения: 20 второй синхронизирующий сигнал СК2 переводится на низкий уровень напряжения. Оба из первого синхронизирующего сигнала СК1 и выходного зажима G(n-l) обеспечивают высокий уровень напряжения. Первый узел Q(n) по-прежнему находится на высоком уровне напряжения. Второй тонкопленочный транзистор Т2 по-прежнему открыт. Низкий уровень 25 напряжения второго синхронизирующего сигнала СК2 передается на выходной зажим G(n), а затем выходной зажим G(n) дает низкий уровень напряжения. В то же время второй синхронизирующий сигнал СК2 обеспечивает низкий уровень напряжения, и девятый тонкопленочный транзистор Т9 закрыт. Поскольку выходной зажим G(n-l) обеспечивает высокий уровень напряжения,
одиннадцатый тонкопленочный транзистор Til открыт, и четвертый узел М(п) в отношении постоянного напряжения на низком уровне напряжения VGL предварительно заряжается до постоянного напряжения на низком уровне напряжения VGL. Десятый тонкопленочный транзистор Т10 по-прежнему 5 остается открытым, и низкий уровень напряжения в четвертом узле М(п) также приводит к понижению напряжения выходного зажима G(n).
Стадия 4: Понижение напряжения первого узла Q(n) до постоянного напряжения на низком уровне напряжения VGL: третий синхронизирующий сигнал СКЗ снова обеспечивает высокий уровень напряжения. Выходной зажим G(n+1) 10 обеспечивает низкий уровень напряжения. Третий тонкопленочный транзистор ТЗ открыт. Первый узел Q(n) переведен на постоянное напряжение на низком уровне напряжения VGL.
Стадия 5: Сохранение напряжения первого узла Q(n) и выходного зажима G(n) на низком уровне напряжения: второй синхронизирующий сигнал СК2 снова
15 обеспечивает высокий уровень напряжения. Третий синхронизирующий сигнал СКЗ переводится на низкий уровень напряжения. Благодаря ускорению от второго ускоряющего конденсатора С2, второй узел Р(п) заряжается до высокого уровня напряжения. Четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты, и, таким образом, первый узел Q(n) и выходной зажим G(n) сохраняют
20 низкий уровень напряжения.
В традиционной технологии высокий и низкий уровень напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора Т2, но зарядная емкость второго тонкопленочного транзистора Т2 ограничивается в определенный период времени. В схеме GOA 25 на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, выходной регулировочный модуль 38, образованный девятым тонкопленочным транзистором Т9, десятым тонкопленочным транзистором Т10, одиннадцатым тонкопленочным
транзистором Til и двенадцатым тонко пленочным транзистором Т12, на стадии предварительной зарядки первого узла Q(n) (стадия 1) до определенной степени за один и тот же период времени повышает нагрузочную способность выходного зажима G(n) и улучшает зарядную емкость пикселей в плоскости для 5 обеспечения лучшего результата отображения на жидкокристаллической панели.
В целом, в схеме GO А на основе полупроводниковых тонко пленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, предусмотрен выходной регулировочный модуль, образованный девятым тонкопленочным транзистором Т9, десятым тонкопленочным транзистором Т10,
10 одиннадцатым тонко пленочным транзистором Т11 и двенадцатым тонкопленочным транзистором Т12. Либо в прямой развертке, либо в обратной развертке уровень напряжения четвертого узла М(п) перемещается между высоким уровнем напряжения и низким уровнем напряжения со вторым синхронизирующим сигналом СК2, и, таким образом, происходит одинаковое
15 перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, где высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора Т2, в схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему
20 изобретению, на стадии предварительной зарядки первого узла Q(n) до определенной степени за один и тот же период времени повышается нагрузочная способность выходного зажима G(n) и улучшается зарядная емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели. Схема GO А, предложенная согласно настоящему
25 изобретению, может применяться в драйверах затворов сотовых телефонов, дисплеев или телевизоров. Представленное выше является предпочтительным способом осуществления настоящего изобретения.
Специалисты в данной области техники легко поймут, что на основе идеи настоящего изобретения в устройство могут быть внесены многочисленные
модификации и изменения. Соответственно, вышеуказанное раскрытие должно толковаться как ограниченное только пределами и границами прилагаемой формулы изобретения.
Формула изобретения
1. Схема драйвера затвора на матрице (GOА) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS), содержащая множество подключенных последовательно блоков GO А, при этом 5 каждый из множества блоков GOA содержит модуль управления разверткой, выходной модуль, модуль снижения напряжения и выходной регулировочный модуль;
при этом п представляет собой положительное целое число и, за исключением первого и последнего блоков GOA, в n-ом блоке GOA:
10 модуль управления разверткой содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор, при этом
первый тонкопленочный транзистор содержит затвор, электрически связанный с первым синхронизирующим сигналом, исток, электрически подключенный к 15 выходному зажиму G(n-l) предыдущего п-1 блока GO А, и сток, электрически подключенный к третьему узлу;
третий тонкопленочный транзистор содержит затвор, электрически связанный с третьим синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n+1) следующего п+1 блока GO А, и сток, электрически 20 подключенный к третьему узлу; и
пятый тонкопленочный транзистор содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения, исток, электрически подключенный к третьему узлу, и сток, электрически подключенный к первому узлу;
25 выходной модуль содержит второй тонкопленочный транзистор и первый ускоряющий конденсатор, при этом
второй тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически связанный со вторым синхронизирующим сигналом, и сток, электрически подключенный к выходному зажиму G(n); и
5 один вывод первого ускоряющего конденсатора электрически подключен к первому узлу, а другой вывод электрически подключен к выходному зажиму G(n);
модуль снижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, 10 восьмой тонкопленочный транзистор и второй ускоряющий конденсатор, при этом
четвертый тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически 15 подключенный к выходному зажиму G(n);
шестой тонкопленочный транзистор содержит затвор, электрически подключенный к третьему узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный ко второму узлу;
20 седьмой тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к первому узлу;
восьмой тонкопленочный транзистор содержит затвор, электрически связанный 25 с четвертым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); и
один вывод второго ускоряющего конденсатора электрически подключен ко второму узлу, а другой вывод электрически связан со вторым синхронизирующим сигналом; и
выходной регулировочный модуль содержит девятый тонкопленочный 5 транзистор, десятый тонкопленочный транзистор, одиннадцатый тонкопленочный транзистор и двенадцатый тонкопленочный транзистор, при этом
девятый тонкопленочный транзистор содержит затвор, электрически связанный со вторым синхронизирующим сигналом, исток, электрически подключенный к 10 постоянному напряжению на высоком уровне напряжения, и сток, электрически подключенный к четвертому узлу;
десятый тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически подключенный к четвертому узлу, и сток, электрически подключенный к выходному зажиму G(n);
15 одиннадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n-l), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу; и
двенадцатый тонкопленочный транзистор содержит затвор, электрически 20 подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу;
при этом все тонкопленочные транзисторы представляют собой полупроводниковые тонкопленочные транзисторы из низкотемпературного 25 поликремния;
при этом обеспечен последовательный вывод импульсов первого
синхронизирующего сигнала, второго синхронизирующего сигнала, третьего синхронизирующего сигнала и четвертого синхронизирующего сигнала без перекрывания; и
при этом перемещение уровня напряжения четвертого узла происходит со 5 вторым синхронизирующим сигналом между высоким уровнем напряжения и низким уровнем напряжения с обеспечением одинакового перемещения между высоким уровнем напряжения и низким уровнем напряжения.
2. Схема GO А по п. 1, отличающаяся тем, что в прямой развертке оба из первого
синхронизирующего сигнала, электрически связанного с первым
10 тонкопленочным транзистором, и выходного зажима G(n-l) обеспечивают
высокий уровень напряжения; в обратной развертке оба из третьего
синхронизирующего сигнала, электрически связанного с третьим
тонкопленочным транзистором, и выходного зажима G(n+1) обеспечивают
высокий уровень напряжения.
15 3. Схема драйвера затвора на матрице (GOА) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS), содержащая множество подключенных последовательно блоков GO А, при этом каждый из множества блоков GO А содержит модуль управления разверткой, выходной модуль, модуль снижения напряжения и выходной регулировочный
20 модуль;
при этом п представляет собой положительное целое число и, за исключением первого и последнего блоков GOA, в n-ом блоке GOA:
модуль управления разверткой содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор, при 25 этом
первый тонкопленочный транзистор содержит затвор, электрически связанный с первым синхронизирующим сигналом, исток, электрически подключенный к
выходному зажиму G(n-l) предыдущего п-1 блока GOA, и сток, электрически подключенный к третьему узлу;
третий тонкопленочный транзистор содержит затвор, электрически связанный с третьим синхронизирующим сигналом, исток, электрически подключенный к 5 выходному зажиму G(n+1) следующего п+1 блока GO А, и сток, электрически подключенный к третьему узлу; и
пятый тонкопленочный транзистор содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения, исток, электрически подключенный к третьему узлу, и сток, электрически 10 подключенный к первому узлу;
выходной модуль содержит второй тонкопленочный транзистор и первый ускоряющий конденсатор, при этом
второй тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически связанный со вторым 15 синхронизирующим сигналом, и сток, электрически подключенный к выходному зажиму G(n); и
один вывод первого ускоряющего конденсатора электрически подключен к первому узлу, а другой вывод электрически подключен к выходному зажиму G(n);
20 модуль снижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, восьмой тонкопленочный транзистор и второй ускоряющий конденсатор, при этом
четвертый тонкопленочный транзистор содержит затвор, электрически 25 подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически
подключенный к выходному зажиму G(n);
шестой тонкопленочный транзистор содержит затвор, электрически подключенный к третьему узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически 5 подключенный ко второму узлу;
седьмой тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к первому узлу;
10 восьмой тонкопленочный транзистор содержит затвор, электрически связанный с четвертым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); и
один вывод второго ускоряющего конденсатора электрически подключен ко 15 второму узлу, а другой вывод электрически связан со вторым синхронизирующим сигналом; и
выходной регулировочный модуль содержит девятый тонкопленочный транзистор, десятый тонкопленочный транзистор, одиннадцатый тонкопленочный транзистор и двенадцатый тонкопленочный транзистор, при 20 этом
девятый тонкопленочный транзистор содержит затвор, электрически связанный со вторым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на высоком уровне напряжения, и сток, электрически подключенный к четвертому узлу;
25 десятый тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически подключенный к четвертому
узлу, и сток, электрически подключенный к выходному зажиму G(n);
одиннадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n-l), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически 5 подключенный к четвертому узлу; и
двенадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу.
10 4. Схема GO А по п. 3, отличающаяся тем, что перемещение уровня напряжения четвертого узла происходит со вторым синхронизирующим сигналом между высоким уровнем напряжения и низким уровнем напряжения с обеспечением одинакового перемещения между высоким уровнем напряжения и низким уровнем напряжения.
15 5. Схема GOA по п. 3, отличающаяся тем, что обеспечен последовательный вывод импульсов первого синхронизирующего сигнала, второго синхронизирующего сигнала, третьего синхронизирующего сигнала и четвертого синхронизирующего сигнала без перекрывания.
6. Схема GO А по п. 3, отличающаяся тем, что в прямой развертке оба из первого
20 синхронизирующего сигнала, электрически связанного с первым
тонкопленочным транзистором, и выходного зажима G(n-l) обеспечивают высокий уровень напряжения; в обратной развертке оба из третьего синхронизирующего сигнала, электрически связанного с третьим тонкопленочным транзистором, и выходного зажима G(n+1) обеспечивают 25 высокий уровень напряжения.
7. Схема GOA по п. 3, отличающаяся тем, что все тонкопленочные транзисторы
представляют собой полупроводниковые тонкопленочные транзисторы из
низкотемпературного поликремния.
ССп-П_П {Дп+J)
a'i
FJ (n)
Л_JL_П_П_П_П_П_П_
FJ (n)
МЫ (1 (и)
Л_Л01_П_П_П_П_
Фиг. 5
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
(19)
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
(19)
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
(19)
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684
PCT/CN2016/085598
WO 2017/197684 8 PCT/CN2016/085598
WO 2017/197684 8 PCT/CN2016/085598
WO 2017/197684
1/3
PCT/CN2016/085598
WO 2017/197684
1/3
PCT/CN2016/085598
WO 2017/197684
3/3
PCT/CN2016/085598
WO 2017/197684
3/3
PCT/CN2016/085598
WO 2017/197684
3/3
PCT/CN2016/085598
WO 2017/197684
3/3
PCT/CN2016/085598
|
