|
|
больше ...
Термины запроса в документе
Реферат
[RU] Настоящее изобретение предлагает низкотемпературный поликремниевый тонкопленочный транзистор, обладающий двухзатворной структурой, и способ формирования низкотемпературного поликремниевого тонкопленочного транзистора. Низкотемпературный поликремниевый тонкопленочный транзистор содержит подложку, один или несколько структурированных слоев аморфного кремния (a-Si), расположенные в запирающем слое на подложке, для формирования нижнего затвора, NMOS, расположенный на запирающем слое, и PMOS, расположенный на запирающем слое. NMOS содержит структурированный слой затворного электрода (GE) в качестве верхнего затвора, и структурированный слой GE и нижний затвор, сформированные одним или несколькими структурированными a-Si слоями, образуют двухзатворную структуру. Настоящее изобретение предлагает низкотемпературный поликремниевый тонкопленочный транзистор с более стабилизированной I-V характеристикой, лучшей приводной способностью, низким энергопотреблением и более высокой производительностью. 
Полный текст патента
(57) Реферат / Формула:
Настоящее изобретение предлагает низкотемпературный поликремниевый тонкопленочный транзистор, обладающий двухзатворной структурой, и способ формирования низкотемпературного поликремниевого тонкопленочного транзистора. Низкотемпературный поликремниевый тонкопленочный транзистор содержит подложку, один или несколько структурированных слоев аморфного кремния (a-Si), расположенные в запирающем слое на подложке, для формирования нижнего затвора, NMOS, расположенный на запирающем слое, и PMOS, расположенный на запирающем слое. NMOS содержит структурированный слой затворного электрода (GE) в качестве верхнего затвора, и структурированный слой GE и нижний затвор, сформированные одним или несколькими структурированными a-Si слоями, образуют двухзатворную структуру. Настоящее изобретение предлагает низкотемпературный поликремниевый тонкопленочный транзистор с более стабилизированной I-V характеристикой, лучшей приводной способностью, низким энергопотреблением и более высокой производительностью.
Евразийское (21) 201791045 (13) Al
патентное
ведомство
(12) ОПИСАНИЕ ИЗОБРЕТЕНИЯ К ЕВРАЗИЙСКОЙ ЗАЯВКЕ
(43) Дата публикации заявки (51) Int. Cl. H01L 29/786 (2006.01)
2017.08.31 H01L 21/336 (2006.01)
(22) Дата подачи заявки 2014.11.14
(54) LTPS TFT, ОБЛАДАЮЩИЙ ДВУХЗАТВОРНОЙ СТРУКТУРОЙ, И СПОСОБ ФОРМИРОВАНИЯ LTPS TFT
(31) 201410631072.6
(32) 2014.11.11
(33) CN
(86) PCT/CN2014/091057
(87) WO 2016/074204 2016.05.19
(71) Заявитель: ШЭНЬЧЖЭНЬ ЧАЙНА СТАР ОПТОЭЛЕКТРОНИКС ТЕКНОЛОДЖИ КО., ЛТД. (CN)
(72) Изобретатель:
Ван Сяосяо, Сяо Сян Чи, Ду Пэн, Су Чан-И, Сюй Хунюань, Сунь Бо (CN)
(74) Представитель:
Носырева Е.Л. (RU) (57) Настоящее изобретение предлагает низкотемпературный поликремниевый тонкопленочный транзистор, обладающий двухзатворной структурой, и способ формирования низкотемпературного поликремниевого тонкопленочного транзистора. Низкотемпературный поликремниевый тонкопленочный транзистор содержит подложку, один или несколько структурированных слоев аморфного кремния (a-Si), расположенные в запирающем слое на подложке, для формирования нижнего затвора, NMOS, расположенный на запирающем слое, и PMOS, расположенный на запирающем слое. NMOS содержит структурированный слой затворного электрода (GE) в качестве верхнего затвора, и структурированный слой GE и нижний затвор, сформированные одним или несколькими структурированными a-Si слоями, образуют двухзатворную структуру. Настоящее изобретение предлагает низкотемпературный поликремниевый тонкопленочный транзистор с более стабилизированной I-V характеристикой, лучшей приводной способностью, низким энергопотреблением и более высокой производительностью.
LTPS TFT, ОБЛАДАЮЩИЙ ДВУХЗАТВОРНОЙ СТРУКТУРОЙ, И СПОСОБ ФОРМИРОВАНИЯ LTPS TFT
ПРЕДПОСЫЛКИ ИЗОБРЕТЕНИЯ
1. Область техники, к которой относится изобретение
5 Настоящее изобретение относится к технической области производства жидких кристаллов, а точнее, к низкотемпературному поликремниевому тонкопленочному транзистору (LTPS TFT), обладающему двухзатворной структурой, и к способу формирования LTPS TFT.
2. Описание предшествующего уровня техники
10 Технология транзисторов LTPS TFT была разработана и усовершенствована до некоторой степени. В сравнении с аморфным кремнием (часто обозначаемым аббревиатурой a-Si) и окислением, транзисторы LTPS TFT имеют более высокую подвижность носителей, что означает, что транзисторы LTPS TFT хорошо подходят для улучшения приводной способности устройств и уменьшения
15 энергопотребления устройств. Более того, LTPS TFT могут входить в состав схемы со структурой металл-оксид-полупроводник (CMOS). Надежность схемы драйвера затвора на матрице (GOA), использующего схему CMOS, увеличивается. В процессе производства схем CMOS, легирование слаболегированного стока (LDD) структуры металл-оксид-полупроводник
20 N-типа (NMOS) может осуществляться посредством единой маски. В качестве
альтернативы, слаболегированный сток (LDD) структуры
металл-оксид-полупроводник N-типа (NMOS) может быть легирован посредством мокрого травления затвора. В последнем процессе изготовления структур CMOS нет необходимости в использовании маски, но последний
25 процесс изготовления структур CMOS может иметь низкую производительность.
Массовая структура традиционного LTPS TFT известна благодаря наличию верхнего затвора. Фототок утечки беспрепятственно происходит в каналах, когда традиционный LCD демонстрирует изображения без каких-либо экранирующих слоев.
5 СУЩНОСТЬ ИЗОБРЕТЕНИЯ
Цель настоящего изобретения заключается в предоставлении LTPS TFT, обладающего двухзатворной структурой, и способа формирования LTPS TFT для решения проблемы, встречающейся в традиционной технологии. Проблема заключается в том, что в каналах беспрепятственно происходит фототок утечки, 10 когда традиционные LCD демонстрируют изображения без каких-либо экранирующих слоев.
В настоящем изобретении, структурированный слой GE используют в качестве верхнего затвора, а структурированный a-Si слой используют в качестве нижнего затвора. Формируют LTPS TFT со структурой двойного затвора (т.е., верхнего 15 затвора и нижнего затвора).
Цель настоящего изобретения заключается в предоставлении LTPS TFT, обладающего двухзатворной структурой, с целью более эффективной стабилизации вольт-амперной характеристики (I-V характеристики), более эффективного улучшения тока включения, улучшения приводной способности 20 устройств и уменьшения энергопотребления. Кроме этого, традиционный процесс мокрого травления затвора не используют в настоящем изобретении. Устранение процесса мокрого травления затвора приводит к увеличению производительности.
Согласно предпочтительному варианту осуществления настоящего изобретения, 25 низкотемпературный поликремниевый тонкопленочный транзистор (LTPS TFT), обладающий двухзатворной структурой, содержит: подложку; один или несколько структурированных слоев аморфного кремния (a-Si), расположенные в
запирающем слое на подложке, для формирования нижнего затвора; металл-оксид-полупроводник (NMOS) N-типа, расположенный на запирающем слое; и металл-оксид-полупроводник (PMOS) Р-типа, расположенный на запирающем слое. NMOS содержит структурированный слой затворного 5 электрода (GE) в качестве верхнего затвора, и структурированный слой GE и нижний затвор, сформированные одним или несколькими структурированными a-Si слоями, образуют двухзатворную структуру.
В одном аспекте настоящего изобретения, NMOS содержит: первый структурированный поликремниевый (поли-Si) слой; два слоя N-типа, 10 содержащие внутреннюю сторону, соединенную с двумя внешними сторонами первого структурированного поли-Si слоя, соответственно; два слоя N+-rana, соединенные с двумя внешними сторонами двух слоев N-типа, соответственно; и изолирующий слой затвора, расположенный на первом структурированном поли-Si слое, двух слоях N -типа, двух слоях N+-rana и запирающем слое.
15 В другом аспекте настоящего изобретения, PMOS содержит: второй структурированный поли-Si слой; два слоя Р+-типа, соединенных с двумя внешними сторонами второго структурированного поли-Si слоя, соответственно; и изолирующий слой затвора, расположенный на втором структурированном поли-Si слое и двух слоях Р+-типа.
20 В другом аспекте настоящего изобретения, изолирующий слой затвора изолирует и отделяет структурированный слой GE структуры NMOS от первого структурированного поли-Si слоя для формирования канала N-типа в первом структурированном поли-Si слое.
В другом аспекте настоящего изобретения, PMOS содержит структурированный 25 слой GE, и изолирующий слой затвора изолирует и отделяет структурированный слой GE структуры PMOS от второго структурированного поли-Si слоя, так что второй структурированный поли-Si слой образует канал Р-типа.
В другом аспекте настоящего изобретения, LTPS TFT дополнительно содержит межслойный диэлектрик (ILD), сформированный на структурированном слое GE и изолирующем слое затвора, и множество сквозных отверстий, проходящих сквозь ILD и изолирующий слой затвора.
5 В еще одном аспекте настоящего изобретения, LTPS TFT дополнительно содержит множество структурированных электродов истока/стока, соединенных со слоем Р+-типа структуры PMOS и слоем 1Ч+-типа структуры NMOS посредством множества сквозных отверстий, соответственно.
В еще одном аспекте настоящего изобретения, структурированный слой GE 10 выполнен из первого металла и содержит вертикальный выступ, соединенный со слоем N+-THna, соединенным с первым структурированным a-Si слоем посредством канала N-типа, для формирования LTPS TFT, обладающего двухзатворной структурой.
Согласно другому предпочтительному варианту осуществления настоящего 15 изобретения, способ формирования LTPS TFT, обладающего двухзатворной структурой, включает: формирование множества структурированных a-Si слоев, расположенных на подложке; формирование запирающего слоя на множестве структурированных a-Si слоев; формирование первого структурированного поли-Si слоя и второго структурированного поли-Si слоя на запирающем слое; 20 нанесение первого фоторезистивного слоя на верхнюю поверхность второго структурированного поли-Si слоя и на боковую сторону второго структурированного поли-Si слоя; формирование канала N-типа путем легирования первого структурированного поли-Si слоя; удаление первого фоторезистивного слоя со второго структурированного поли-Si слоя; 25 формирование изолирующего слоя затвора на втором структурированном поли-Si слое и на первом структурированном поли-Si слое, где сформирован канал N-типа; формирование второго фоторезистивного слоя на изолирующем слое затвора, и легирование второго структурированного поли-Si слоя для
формирования слоя Р+-типа; удаление второго фоторезистивного слоя с изолирующего слоя затвора, и нанесение третьего фоторезистивного слоя на изолирующий слой затвора; удаление части третьего фоторезистивного слоя, части изолирующего слоя затвора и части запирающего слоя путем выполнения 5 процессов экспонирования и проявки, для формирования множества отверстий; N+ легирование части структурированного a-Si слоя и части первого структурированного поли-Si слоя, не покрытых изолирующим слоем затвора; формирование множества структурированных слоев GE на изолирующем слое затвора; N" легирование первого структурированного поли-Si слоя и второго
10 структурированного поли-Si слоя с множеством структурированных слоев GE в качестве второго экранирующего слоя, при этом множество структурированных слоев GE соответствуют первому структурированному поли-Si слою, присоединенному с возможностью проведения электрического тока к слою ТЧ+-типа структурированного a-Si слоя, и при этом множество
15 структурированных слоев GE и слой 1Ч+-типа формируют двухзатворную структуру; формирование ILD на множестве структурированных слоев GE и изолирующем слое затвора; формирование множества сквозных отверстий, проходящих сквозь ILD и изолирующий слой затвора; и формирование множества структурированных электродов истока/стока, проходящих сквозь
20 множество сквозных отверстий, причем множество структурированных электродов истока/стока соединены со слоем Р+-типа, который соединен со вторым структурированным поли-Si слоем для формирования PMOS, и множество структурированных электродов истока/стока соединены со слоем ТЧ+-типа, который соединен с первым структурированным поли-Si слоем для
25 формирования NMOS.
В другом аспекте настоящего изобретения, слой N+-rana легирован с экспонированной частью структурированного a-Si слоя для образования омического контакта с металлическим электродом.
Любое устройство отображения, использующее любой вид технологии, может применять настоящее изобретение. Устройство отображения среднего или малого размера особенно хорошо подходит для применения настоящего изобретения. Согласно настоящему изобретению, процесс изготовления 5 двухзатворного TFT заменяет традиционный процесс изготовления поликремниевого (поли-Si) TFT для улучшения зарядной емкости, так чтобы можно было уменьшить размер устройства и можно было увеличить отношение чисел элементов изображения по горизонтали и вертикали (часто обозначаемое аббревиатурой PAR). Схему CMOS формируют в ходе процесса изготовления и 10 применяют с GOA. По сравнению с GO А, использующим a-Si, GO А, применяющий CMOS, обладает преимуществами, заключающимися в оптимизации проектировки схем и в улучшении надежности схемы.
Эти и другие признаки, аспекты и преимущества настоящего изобретения станут понятными со ссылкой на следующее описание, приложенную формулу 15 изобретения и сопроводительные графические материалы.
КРАТКОЕ ОПИСАНИЕ ГРАФИЧЕСКИХ МАТЕРИАЛОВ
На фиг. 1 показана схема a-Si слоя, расположенного на подложке матрицы, согласно предпочтительному варианту осуществления настоящего изобретения.
На фиг. 2 показана схема поли-Si слоя, сформированного согласно 20 предпочтительному варианту осуществления настоящего варианта о суще ств ления.
На фиг. 3 показана схема легирования канала N-типа структуры NMOS согласно предпочтительному варианту осуществления настоящего варианта о суще ств ления.
25 На фиг. 4 показана схема Р+ легирования поли-Si слоя структуры PMOS согласно предпочтительному варианту осуществления настоящего варианта
о суще ств ления.
На фиг. 5 показана схема процессов экспонирования и проявки изолирующего слоя затвора на верхней поверхности a-Si слоя путем использования полутоновой маски (НТМ) согласно предпочтительному варианту 5 осуществления настоящего варианта осуществления.
На фиг. 6 показана схема N+ легирования экспонированной части поли-Si слоя и экспонированной части a-Si слоя согласно предпочтительному варианту осуществления настоящего варианта осуществления.
На фиг. 7 показана схема TFT, обладающего двухзатворной структурой, 10 сформированной после присоединения слоя N+-rana, соединенного с a-Si слоем, с возможностью проведения тока к вышеуказанному слою затворного электрода (GE) посредством первого металлического слоя согласно предпочтительному варианту осуществления настоящего варианта осуществления.
На фиг. 8 показана схема формирования сквозного отверстия, проходящего 15 сквозь межслойный диэлектрик (ILD) и изолирующий слой затвора, после нанесения нитрида кремния (SiNx) и диоксида кремния (SiOx) с помощью химического осаждения из газовой фазы (CVD), путем использования экспонирования, проявки, легирования и удаления согласно предпочтительному варианту осуществления настоящего варианта осуществления.
20 На фиг. 9 показана схема множества структурированных электродов истока/стока, образованных вторым металлическим слоем, и множество структурированных электродов истока/стока присоединены к слою Р+-типа структуры PMOS и присоединены к слою 1Ч+-типа структуры NMOS посредством сквозного отверстия, согласно предпочтительному варианту осуществления настоящего
25 варианта осуществления.
ПОДРОБНОЕ ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНЫХ ВАРИАНТОВ ОСУЩЕСТВЛЕНИЯ
Сопроводительные графические материалы включены для обеспечения лучшего понимания изобретения, объединены с данным техническим описанием и 5 составляют его часть. Графические материалы изображают варианты осуществления изобретения и, вместе с описанием, служат для объяснения принципов изобретения.
Рассмотрим фиг. 9, где изображен LTPS TFT, обладающий двухзатворной структурой, согласно одному предпочтительному варианту осуществления
10 настоящего изобретения. LTPS TFT содержит подложку 10, один или несколько структурированных a-Si слоев 11, NMOS 81 и PMOS 82. Один или несколько структурированных a-Si слоев 11 расположены в запирающем слое 20 на подложке 10. Один или несколько структурированных a-Si слоев 11 образуют нижний затвор. NMOS 81 расположен на запирающем слое 20. PMOS 82
15 расположен на запирающем слое 20. NMOS 81 содержит структурированный слой 17 затворного электрода (GE). Структурированный слой 17 GE используют в качестве верхнего затвора. Структурированный слой 17 GE в качестве верхнего затвора и один или несколько структурированных a-Si слоев 11 в качестве нижнего затвора образуют двухзатворную структуру.
20 NMOS 81 содержит первый структурированный поли-Si слой 121, два слоя 19 N -типа, два слоя 18 N+-rana и часть изолирующего слоя 16 затвора. Внутренние стороны двух слоев 19 N-типа соединены с внешней стороной первого структурированного поли-Si слоя 121, соответственно. Внутренние стороны двух слоев 18 N+-rana соединены с двумя внешними сторонами слоя 19 N -типа,
25 соответственно. Изолирующий слой 16 затвора расположен на первом структурированном поли-Si слое 121, двух слоях 19 N -типа, двух слоях 18 N+-THna и запирающем слое 20.
PMOS 82 содержит второй структурированный поли-Si слой 122, два слоя 14 Р+-типа и часть изолирующего слоя 16 затвора. Два слоя 14 Р+-типа соединены с двумя внешними сторонами второго структурированного поли-Si слоя 122, соответственно. Изолирующий слой 16 затвора расположен на втором 5 структурированном поли-Si слое 122, двух слоях 14 Р+-типа и запирающем слое 20.
Изолирующий слой 16 затвора изолирует и отделяет структурированный слой 17 GE структуры NMOS 81 от первого структурированного поли-Si слоя 121 для формирования канала N-типа в первом структурированном поли-Si слое 121.
10 PMOS 82 содержит структурированный слой 17 GE. Изолирующий слой 16 затвора изолирует и отделяет структурированный слой 17 GE структуры PMOS 82 от второго структурированного поли-Si слоя 122 для формирования канала Р-типа во втором структурированном поли-Si слое 122.
Обратимся к фиг. 9. LTPS TFT, обладающий двухзатворной структурой, 15 дополнительно содержит межслойный диэлектрик (ILD) 22, множество сквозных отверстий 212 и множество структурированных электродов 21 истока/стока. ILD 22 расположен на структурированном слое 17 GE и изолирующем слое 16 затвора. Множество сквозных отверстий 212 проходят сквозь ILD 22. Множество структурированных электродов 21 истока/стока соединены с двумя слоями 14 20 Р+-типа структуры PMOS 82 и двумя слоями 18 N+-rana структуры NMOS 81 посредством множества сквозных отверстий 212, соответственно.
Структурированный слой 17 GE выполнен из первого металла. Структурированный слой 17 GE содержит вертикальный выступ 172. Вертикальный выступ 172 соединен со слоем 18 N+-rana, который соединен с 25 первым структурированным поли-Si слоем 121 посредством отверстия 173, таким образом, чтобы формировать TFT, обладающий двухзатворной структурой.
Способ формирования LTPS TFT, обладающего двухзатворной структурой,
предложен другим предпочтительным вариантом осуществления настоящего изобретения. Способ включает следующие этапы:
Рассмотрим фиг. 1, где изображен Этап 1, на котором a-Si слой наносят на подложку 10 матрицы. Множество структурированных a-Si слоев 11 образуются 5 после процесса экспонирования и процесса проявки. Множество структурированных a-Si слоев 11 используют в качестве экранирующих слоев.
Рассмотрим фиг. 2, где изображены Этап 2 и Этап 3. Запирающий слой 20 формуют на каждом из множества структурированных a-Si слоев 11 на Этапе 2. Первый структурированный поли-Si слой 121 и второй структурированный
10 поли-Si слой 122 формируют на запирающем слое 20 на Этапе 3. В этом предпочтительном варианте осуществления, запирающий слой 20 формируют на каждом из множества структурированных a-Si слоев 11с помощью химического осаждения из газовой фазы (CVD) нитрида кремния (SiNx) и диоксида кремния (SiOx). Дополнительный a-Si слой формируют на запирающем слое 20. Первый
15 структурированный поли-Si слой 121 и второй структурированный поли-Si слой 122 формируют на дополнительном a-Si слое посредством отжига эксимерным лазером (ELA).
Рассмотрим фиг. 3, где изображены Этап 4, Этап 5 и Этап 6. Первый фоторезистивный слой 151 наносят на верхнюю поверхность и на боковую 20 сторону второго структурированного поли-Si слоя 122 на Этапе 4. Первый структурированный поли-Si слой 121 легируют для формирования канала N-типа на Этапе 5. Первый фоторезистивный слой 151 удаляют со второго структурированного поли-Si слоя 122 на Этапе 6.
Рассмотрим фиг. 4, где изображены Этап 7 и Этап 8. Изолирующий слой 16 25 затвора формируют на первом структурированном поли-Si слое 121, где сформирован канал N-типа, и на втором структурированном поли-Si слое 122 на Этапе 7. Второй фоторезистивный слой 152 формируют на изолирующем слое 16
затвора. Слой 14 Р+-типа сформирован Р+ легированием второго структурированного поли-Si слоя 122 на Этапе 8. В этом предпочтительном варианте осуществления, изолирующий слой 16 затвора формируют на первом структурированном поли-Si слое 121, где сформирован канал N-типа, и на 5 втором структурированном поли-Si слое 122 посредством CVD с использованием SiNx и SiOx. Впоследствии, второй фоторезистивный слой 152 наносят на изолирующий слой 16 затвора. Слой 14 Р+-типа формируют Р+ легированием второго структурированного поли-Si слоя 122 после процесса экспонирования и процесса проявки. Впоследствии, второй фоторезистивный слой 152 удаляют с 10 изолирующего слоя 16 затвора.
Рассмотрим фиг. 5, где изображен Этап 9. Второй фоторезистивный слой 152 удаляют с изолирующего слоя 16 затвора и третий фоторезистивный слой 153 наносят на изолирующий слой 16 затвора на Этапе 9. Рассмотрим фиг. 6, где изображен Этап 10. Часть третьего фоторезистивного слоя 153, часть
15 изолирующего слоя 16 затвора и часть запирающего слоя 20 удаляют после процесса экспонирования и процесса проявки для формирования множества отверстий 173 на Этапе 10. В этом предпочтительном варианте осуществления, часть третьего фоторезистивного слоя 153 и часть изолирующего слоя 16 затвора, расположенные на структурированном a-Si слое 11, удаляют после процесса
20 экспонирования и процесса проявки посредством полутоновой маски (НТМ). Затем, часть запирающего слоя 20 удаляют с помощью сухого травления.
Рассмотрим фиг. 7, где изображен Этап 11. Часть структурированного a-Si слоя 11 и часть первого структурированного поли-Si слоя 121, не покрытые изолирующим слоем 16 затвора, подвергают N+ легированию для формирования 25 слоя 18 N+-THna на Этапе 11.
Рассмотрим фиг. 8, где изображены Этап 12 и Этап 13. На Этапе 12 удаляют третий фоторезистивный слой 153 и формируют множество структурированных слоев 17 GE на изолирующем слое 16 затвора. На Этапе 13 множество
структурированных слоев 17 GE используют в качестве второго экранирующего слоя. Слой 19 N -типа подвергают N" легированию с первым структурированным поли-Si слоем 121 и вторым структурированным поли-Si слоем 122, соответственно. Множество структурированных слоев 17 GE, соответствующих 5 первому структурированному поли-Si слою 121, присоединены с возможностью проведения тока к слою 18 N+-rana структурированного a-Si слоя 11, что образует двойной затвор. В этом предпочтительном варианте осуществления, первый металлический слой нанесен посредством физического осаждения из паровой фазы (PVD). Множество структурированных слоев 17 GE образуют
10 после процесса экспонирования и процесса проявки. Множество структурированных слоев 17 GE используют в качестве другого экранирующего слоя. Слой 19 N -типа образован N" легированием первого структурированного поли-Si слоя 121 для формирования структуры слаболегированного стока (LDD). Слой 18 N+-THna, соединенный со структурированным a-Si слоем 11
15 (используемым в качестве нижнего затвора), присоединен с возможностью проведения тока к структурированному слою 17 GE, расположенному над ним (используемому в качестве верхнего затвора) посредством первого металлического слоя, для формирования TFT, обладающего двухзатворной структурой.
20 Рассмотрим фиг. 9, где изображены Этап 14, Этап 15 и Этап 16. ILD 22 формируют на множестве структурированных слоев 17 GE и изолирующем слое 16 затвора на Этапе 14. Множество сквозных отверстий 212 проходят сквозь ILD 22 и изолирующий слой 16 затвора на Этапе 15. На Этапе 16 формируют множество структурированных электродов 21 истока/стока, проходящих сквозь
25 множество сквозных отверстий 212. Множество структурированных электродов 21 истока/стока соединены со слоем 14 Р+-типа, который присоединен ко второму структурированному поли-Si слою 122, для формирования PMOS 82. Кроме этого, множество структурированных электродов 21 истока/стока соединены со слоем 18 N+-rana, который присоединен к первому
структурированному поли-Si слою 121, для формирования NMOS 81. В этом предпочтительном варианте осуществления, ILD 22 формируют на множестве структурированных слоев 17 GE и изолирующем слое 16 затвора с помощью химического осаждения из газовой фазы (CVD) нитрида кремния (SiNx) и 5 диоксида кремния (SiOx). Затем, ILD 22 подвергают экспонированию, проявке, легированию и удалению. Наконец, множество сквозных отверстий 212 проходят сквозь ILD 22 и изолирующий слой 16 затвора. Второй металлический слой нанесен посредством физического осаждения из паровой фазы (PVD). Затем, второй металлический слой легируют после экспонирования и проявки для 10 формирования множества структурированных электродов 21 истока/стока. Множество структурированных электродов 21 истока/стока соединены со слоем 14 Р+-типа структуры PMOS 82 и слоем 18 N+-rana структуры NMOS 81 посредством множества сквозных отверстий 212, соответственно.
Слой 18 N+-THna подвергают N+ легированию с экспонированной частью 15 структурированного a-Si слоя 11 для образования лучшего омического контакта с металлическим электродом.
Структурированный a-Si слой 11 добавлен к структуре и к способу, предложенным в вариантах осуществления настоящего изобретения. Структурированный a-Si слой 11 может использоваться не только в качестве
20 экранирующего слоя, но также в качестве нижнего затвора TFT, обладающего двухзатворной структурой. Когда структурированный a-Si слой 11 используют в качестве нижнего затвора, улучшается надежность TFT, повышается проводимость тока, улучшается приводная способность и снижается энергопотребление. Кроме этого, легирование традиционного LDD может быть
25 выполнено с помощью единой маски, что может привести к увеличенным денежным затратам. В качестве альтернативы, легирование традиционного LDD может быть реализовано после мокрого травления затвора, что может влиять на производительность. Вместо этого, затвор, предоставленный настоящим
вариантом осуществления настоящего изобретения, может непосредственно использоваться в качестве экранирующего слоя и может быть легирован с LDD. Другими словами, настоящий вариант осуществления настоящего изобретения избегает этой же проблемы, встречающейся в традиционной технологии при 5 использовании двух традиционных способов.
Несмотря на то, что настоящее изобретение было описано применительно к тому, что считается наиболее практичными и предпочтительными вариантами осуществления, следует понимать, что настоящее изобретение не ограничено описанными вариантами осуществления, но направлено на охватывание 10 различных компоновок, выполненных без отступления от объема наиболее широкого толкования прилагаемой формулы изобретения.
Формула изобретения
1. Низкотемпературный поликремниевый тонкопленочный транзистор (LTPS
TFT), обладающий двухзатворной структурой и содержащий:
подложку;
5 один или несколько структурированных слоев аморфного кремния (a-Si), расположенных в запирающем слое на подложке, для формирования нижнего затвора;
структуру металл-оксид-полупроводник N-типа (NMOS), расположенную на запирающем слое; и
10 структуру металл-оксид-полупроводник Р-типа (PMOS), расположенную на запирающем слое;
причем NMOS содержит структурированный слой затворного электрода (GE) в качестве верхнего затвора, и структурированный слой GE и нижний затвор, сформированные одним или несколькими структурированными a-Si слоями, 15 образуют двухзатворную структуру.
2. LTPS TFT по п. 1, отличающийся тем, что NMOS содержит:
первый структурированный поликремниевый (поли-Si) слой;
два слоя N-типа, содержащие внутреннюю сторону, соединенную с двумя внешними сторонами первого структурированного поли-Si слоя, соответственно;
20 два слоя N+-THna, соединенные с двумя внешними сторонами двух слоев N-типа, соответственно; и
изолирующий слой затвора, расположенный на первом структурированном поли-Si слое, двух слоях N -типа, двух слоях N+-rana и запирающем слое.
3. LTPS TFT по n. 2, отличающийся тем, что PMOS содержит:
второй структурированный поли-Si слой;
два слоя Р+-типа, соединенные с двумя внешними сторонами второго структурированного поли-Si слоя, соответственно; и
5 изолирующий слой затвора, расположенный на втором структурированном поли-Si слое и двух слоях Р+-типа.
4. LTPS TFT по п. 3, отличающийся тем, что изолирующий слой затвора
изолирует и отделяет структурированный слой GE структуры NMOS от первого
структурированного поли-Si слоя для формирования канала N-типа в первом
10 структурированном поли-Si слое.
5. LTPS TFT по п. 4, отличающийся тем, что PMOS содержит структурированный
слой GE, и изолирующий слой затвора изолирует и отделяет структурированный
слой GE структуры PMOS от второго структурированного поли-Si слоя, так что
второй структурированный поли-Si слой образует канал Р-типа.
15 6. LTPS TFT по п. 5, отличающийся тем, что дополнительно содержит:
межслойный диэлектрик (ILD), сформированный на структурированном слое GE и изолирующем слое затвора;
множество сквозных отверстий, проходящих сквозь ILD и изолирующий слой затвора.
20 7. LTPS TFT по п. 6, отличающийся тем, что дополнительно содержит:
множество структурированных электродов истока/стока, присоединенных к слою Р+-типа структуры PMOS и к слою N+-rana структуры NMOS посредством множества сквозных отверстий, соответственно.
8. LTPS TFT по п. 7, отличающийся тем, что структурированный слой GE
выполнен из первого металла и содержит вертикальный выступ, соединенный со слоем ТЧ+-типа, соединенным с первым структурированным a-Si слоем посредством канала N-типа, для формирования LTPS TFT, обладающего двухзатворной структурой.
5 9. Способ формирования LTPS TFT, обладающего двухзатворной структурой, включающий:
формирование множества структурированных a-Si слоев, расположенных на подложке;
формирование запирающего слоя на множестве структурированных a-Si слоев;
10 формирование первого структурированного поли-Si слоя и второго структурированного поли-Si слоя на запирающем слое;
нанесение первого фоторезистивного слоя на верхнюю поверхность второго структурированного поли-Si слоя и на боковую сторону второго структурированного поли-Si слоя;
15 формирование канала N-типа путем легирования первого структурированного поли-Si слоя;
удаление первого фоторезистивного слоя со второго структурированного поли-Si слоя;
формирование изолирующего слоя затвора на втором структурированном поли-Si 20 слое и на первом структурированном поли-Si слое, где сформирован канал N-типа;
формирование второго фоторезистивного слоя на изолирующем слое затвора, и легирование второго структурированного поли-Si слоя для формирования слоя Р+-типа;
удаление второго фоторезистивного слоя с изолирующего слоя затвора, и нанесение третьего фоторезистивного слоя на изолирующий слой затвора;
удаление части третьего фоторезистивного слоя, части изолирующего слоя затвора и части запирающего слоя путем выполнения процессов экспонирования и проявки, для формирования множества отверстий;
N+ легирование части структурированного a-Si слоя и части первого структурированного поли-Si слоя, не покрытых изолирующим слоем затвора;
формирование множества структурированных слоев GE на изолирующем слое затвора;
N" легирование первого структурированного поли-Si слоя и второго структурированного поли-Si слоя с множеством структурированных слоев GE в качестве второго экранирующего слоя, при этом множество структурированных слоев GE соответствуют первому структурированному поли-Si слою, присоединенному с возможностью проведения электрического тока к слою ТЧ+-типа структурированного a-Si слоя, и при этом множество структурированных слоев GE и слой 1Ч+-типа формируют двухзатворную структуру;
формирование ILD на множестве структурированных слоев GE и изолирующем слое затвора;
формирование множества сквозных отверстий, проходящих сквозь ILD и изолирующий слой затвора; и
формирование множества структурированных электродов истока/стока, проходящих сквозь множество сквозных отверстий, причем множество структурированных электродов истока/стока соединены со слоем Р+-типа, который соединен со вторым структурированным поли-Si слоем для формирования PMOS, и множество структурированных электродов истока/стока
соединены со слоем 1Ч+-типа, который соединен с первым структурированным поли-Si слоем для формирования NMOS.
10. Способ по п. 9, отличающийся тем, что слой N+-rana легирован с экспонированной частью структурированного a-Si слоя для образования 5 омического контакта с металлическим электродом.
Г t t
81 фиг. 1 82
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204 PCT/CN2014/091057
WO 2016/074204 PCT/CN2014/091057
WO 2016/074204 PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204 PCT/CN2014/091057
WO 2016/074204 PCT/CN2014/091057
WO 2016/074204
PCT/CN2014/091057
WO 2016/074204 PCT/CN2014/091057
WO 2016/074204 PCT/CN2014/091057
WO 2016/074204 PCT/CN2014/091057
WO 2016/074204
1/3
PCT/CN2014/091057
WO 2016/074204
1/3
PCT/CN2014/091057
WO 2016/074204
2/3
PCT/CN2014/091057
WO 2016/074204
2/3
PCT/CN2014/091057
|
