|
|
G11C 8/00 - Устройства для выборки адресов из цифрового запоминающего устройства (вспомогательные схемы в запоминающих устройствах, использующих полупроводниковые приборы G11C 11/4063,G11C 11/413, G11C 11/4193) [2,5]
| | 8/02 | . | с использованием выбора матриц [2] |
| | 8/04 | . | с использованием устройств с последовательной адресацией, например сдвиговых регистров, регистров счетчиков (с использованием стековой организации памяти (FIFO)- первым вошел - первым вышел для изменения скорости прохождения данных G06F 5/06; с использованием регистров стековой организации памяти (LIFO) - последним вошел - первым вышел для обработки цифровых данных с воздействием на порядок их расположения G06F 7/00)[5] |
| | 8/06 | . | устройства адресного интерфейса, например адресные буферы, (схемы переходных устройств вообще H03K 19/0175) [7] |
| | 8/08 | . | схемы управления числовой шиной, например драйверы, бустеры, схемы срабатывания, схемы сброса, схемы предварительного заряда для числовых шин [7] |
| | 8/10 | . | декодеры [7] |
| | 8/12 | . | схемы выбора групп, например выбор блока памяти, выбор чипов, выбор массива [7] |
| | 8/14 | . | организация числовой шины; размещение числовой шины [7] |
| | 8/16 | . | многократный доступ к массиву памяти, например адресация одного элемента памяти по крайней мере посредством двух независимых групп адресных линий [7] |
| | 8/18 | . | схемы тактирования или синхронизации адреса; управление или получение сигналов управления адресом, например для сигналов стробирования в адресном ряду или адресном столбце [7] |
| | 8/20 | . | схемы безопасности или защиты адреса, т.е. устройства для предотвращения несанкционированного или случайного доступа [7] |
| |
ЕАПО >
РОСПАТЕНТ
> Международная патентная классификация (IPC2017/G/G11C008.htm.01)
